Генератор псевдослучайных двоичных последовательностей

Генератор псевдослучайных двоичных последовательностей

Иллюстрации

Показать все

Реферат

 

Изобретение относится к импульсной технике. Цель изобретения - повышение быстродействия-достигается введением в устройство сумматоров 7<SB POS="POST">1</SB>-7<SB POS="POST">N</SB> по модулю два, образованию новых функциональных связей, а также соответствующим выполнением блока 4 управления и блоков 5<SB POS="POST">1</SB>-5<SB POS="POST">N</SB> формирования сигналов. На чертеже также изображены блок 1 памяти, генератор 2 псевдослучайных чисел, шины 3 и 6 "Пуск" и начальной установки, элементы И 8 и 9, элемент НЕ 10 и коммутатор 11. 2 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я) 4 Н 03 К 3/84

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ ПРИ ГКНТ СССР

Н д BTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 4360867/24-21 (22) 07.01.88 (46) 07.08.89, Бюл. Р 29 (71) Институт кибернетики им.В.M.Глушкова и Киевский политехнический институт (72) А.М.Романкевич, Л.Ф.Карачун, В.В.Гроль, В.В.Иихно, M.В.Динович, В,В.Растегаев и С.Н.Сахаров (53) 621.374.-2 (088.8) (56) Авторское свидетельство СССР

Р 750709, кл. Н 03 К 3/84, 1978.

Авторское свидетельство СССР и 1256163„ кл. Н 03 К 3/84, 1985.

2 ,(54) ГЕНЕРАТОР ПСЕВДОСЛУЧАЙНЫХ ДВОИЧHbtX ПОСЛЕДОВАТЕЛЬНОСТЕЙ (57) Изобретение относится к импульсной технике. Цель изобретения — повышение быстродействия — достигается введением в устройство сумматоров

71 -7п по модулю два, образованию новых функциональных связей, а также соответствующим выполнением блока 4 управления и блоков 5,-5 формирования сигналов. На чертеже также изображены блок 1 памяти, генератор

2 псевдослучайных чисел, шины 3 и 6

"Пуск" и начальной установки, элементы И 8 и 9, элемент HE 10 и коммутатор 11. 2 з.п.ф-лы, 2 ил.

3 149944

Изобретение относится к импульсной .технике и может быть использовано в контрольно-измерительной технике, Целью изобретения является повьппе5 ние быстродействия.

На фиг. 1 приведена схема структурная электрическая генератора псевдослучайных двоичных последовательностей; на фиг. 2 — схема блока уп- 10 равления.

Генератор псевдослучайных двоичных последовательностей содержит блок 1 памяти, адресные входы которого соединены с группой управляющих 15 выходов генератора 2 псевдослучайных чисел, шину "Пуск" 3, соединенную с первым входом блока 4 управления, п блоков 5.1-5.п формирования сигналов, шину 6 начальной установки, группу 20 сумматоров 7.1-7.п по модулю два, первые входы которых соединены с выходами соответствующих блоков 5.15.п формирования сигналов, группы входов котор. соединены с соответст- 25 вующими группами выходов генератора

2.псевдослучайных чисел, первьп и второй входы которого соединены соответственно с первым и вторым выходами блока 4 управления, второй вход ко- 30 торого соединен с шиной 6 начальной установки. Выходы группы выходов блоka 4 управления соединены с вторыми входами соответствующих сумматоров.

7,1-7.п по модулю два. Выходы блока

1 памяти соединены с входами соответствующих блоков 5.1-5.п формирования сигналов.

Блок 5.i (i = 1, 2, ..., n) формирования сигналов (фиг. 1) содержит 40 первый 8 и второй 9 элементы И, элемент НЕ 10 и коммутатор 11, выход которого является выходом блока 5.i формирования сигналов, вход которого соединен с первым входом первого эле- 45 мента И 8, второй вход которого соединен с первым входом второго элемента И 9, входы которого являются группой входов блока 5.1 формирования сигналов. Выходы первого 8 и второго 9 элементов И соединены соответственно с первым и вторым входами коммутатора 11, третий вход которого соединен с выходом элемента НЕ 10, вход которого соединен с выходом второго элемента И 9.

Блок 4 управления (фиг. 2) содержит первый — третий элементы ЗАПРЕТ 1214, элемент ИЛИ 15, выход которого

4 4 соединен с вторым входом триггера 16, выход которого соединен с вторым входом элемента И 17, первый вход кото рого соединен с выходом генератора

18 тактовых импульсов, группу 19 переключателей, выходы которых являются группой выходов блока 4 управления, второй выход которого соединен с выходом элемента И 17, первый вход которого соединен с инверсными входами второго 13 третьего 14 элементов ЗАПРЕТ и инверсным входом первого элемента ЗАПРЕТ 12, выход которого соединен с первым входом элемента ИЛИ 15 и является первым выходом блока 4 управления, первый и второй входы которого соединень1 с прямыми входами соответственно второго 13 и первого 12 элементов

ЗАПРЕТ. Выход второго элемента ЗАПРЕТ 13 соединен с первым входом триггера 16. Выход третьего элемента ЗАПРЕТ 14 соединен с вторым входом элемента ИЛИ 15.

Генератор псевдослучайных двоичных последовательностей работает следующим образом.

При поступлении по шине 6 начальной установки на второй вход блока 4 управления единичного сигнала "Исходная установка" сиикроимпульс с выхода его элемента ЗАПРЕТ, 12 (первый выход блока 4 управления) устанавливает генератор 2 псевдослучайных чисел в начальное (некоторое ненулевое) состояние. Этот же синхроимпульс (СИ) через элемент ИЛИ 15 устанавливает триггер 16 в нулевое состояние, которое блокирует прохождение сигналов с выхода генератора 18 тактовых импульсов на второй вход генератора 2 псевдослучайных чисел. Затем на шину

"Пуск" 3 подается единичный сигнал.

По приходу сигнала СИ уровень логической "1" с выхода элемента ЗАПРЕТ

13 проходит на первый вход триггера

16, устанавливая его в единичное состояние и разрешая тем самым выдачу тактовых импульсов с выхода генератора 18 тактовых импульсов на вход генератора 2 псевдослучайных чисел, который начинает формировать псевдослучайные числа. Последние с группы его управляющих выходов поступают на адресные входы блока 1 памяти, в результате чего на выходы блока 1 памяти выдается содержамое дайной ячейки памяти. Информация с кажцого

5 14 из выхоцов бпока 1 памяти через элемент И 8 соответствующего блока 5 формирования сигналов поступает на вхоц коммутатора 11.

При поступлении с соответствующей группы выхоцов генератора 2 псевдослучайных чисел на входы соответствующего элемента И 9 m — разрядного псевдослучайного кода, на выходе этого элемента И 9 устанавливается сигнал логическои "1", если на всех

его входах присутствует уровень ло= гической "1", или устанавливается уровень логического "0", если хотя бы на одном из входов этого элемента

И 9 присутствует уровень логическо—

ro "0 : Информация с выхода этого элемента И 9 поступает на второй вход соответствующего коммутатора

11. На первый вход соответствующего элемента И 8, объединенный с одним из входов соответствующего m-входового элемента И 9, поступает псевдослучайный двоичный код, который управляет прохождением сигналов с соответствующего выхода блока 1 памяти на первый вход соответствующего коммутатора 11. Поступление уровня логического "0 на первый вход соответствующего коммутатора 11 приводит к выдаче с егo выхода информации, прошедшей элемент НЕ 10, а уровень логической "1" вызывает выдачу на выход коммутатора ii информации, пришедшей непосредственно на второй вход коммутатора 11.

На выходах устройства (выходах сумматоров 7.1-7.п по модулю два) формируются псевдослучайные двоичные последовательности с заданным диапазоном. вероятности. Это происходит следующим образом. На первые входы сумматоров 7.1-7.п по модулю два с выходов соответствующих блоков 5.1—

5,п формирования сигналов поступают псевдослучайные двоичные последовательности, а на вторые входы — сигналы с соответствующих выходов группы выходов блока 4 управления (поступают уровни логического "0" или логи.ческой "1"). При наличии на втором входе соответствующего сумматора 7,17.п по модулю два уровня логического

"0" псевдослучайная двоичная последовательность с выхода соответствующего блока 5.1-5.п проходит на выход устройства без изменения, а при наличии уровня логической "1" на выход

99444

6 устройства выдается ивертировянная псевдослучайняя двоичная последова— тельность.

Для остяновя устройства на вход

"Останов блока 4 управления необходимо подать уровень логической

По приходу на инверсный вхоц элемента ЗАПРЕТ 14 сигнала СЙ.уровень логической 1 проходит на его выход и далее через элемент ИЛИ 15 ня второй вход триггера 16, Триггер 16 сбрясывается при этом в нулевое состояние, которое, поступая на второй вход элемента И 17, запрещает выдачу тактовых импульсов на второй выход блока 4 управления.

Таким образом, устройство имеет длительность рабочего такта, определяемую временем переключения генератора 2 псевдослучайных чисел, блока

1 памяти и блока 5 формирования сигнялов.

Формула и з о бр ет е ния

1. Генератор псевдослучайных двоичных последовательностей, содержащий блок памяти, г е нер ат ор пс евдо30 случайных чисел, первые выходы соответствующих групп выходов которого соединены с первыми входами групп входов соответствующих п блоков формирования сигналов, входы которых соединены с соответствующими выходами блока памяти, блок управления, первый и второй входы которого соединены соответственно с шиной Пуск" и шиной начальной установки, а пер4о вый и второй выходы — соответственно с первым и вторым входами генератора псевдослучайных чисел, о тл и ч а ю шийся тем, что, с целью повышения быстродействия, в

45 него введена группа из A сумматоров по модулю два, первые входы которых соединены с выходами соответствующих и блоков формирования сигналов, соответствующие входы, кроме первого, 5О групп входов которых соединены с соответствующими, кроме первого, выходами групп выходов генератора псевдослучайных чисел, группа управляющих выходов которого соединена с

55 группой входов блока памяти, группа выходов блока упрявления соединена с вторыми входами соответствующих сумматоров по модулю двя группы из п сумматоров по модулю два.

1499444!

Составитель Ю. Бурмистров

Техред А,Кравчук Корректор М.Самборская

Редактор Н.Лазаренко

Заказ 4704/52 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, R-35, Раушская наб., д. 4/5!! 11

Производственно-издательский комбинат Патент, r.Óæãîðîä, ул. Гагарина,101

2. Генератор по и. 1, о т л ич а ю шийся тем, что блок управI ления содержит три элемента ЗАПРЕТ, элемент ИЛИ, группу переключателей, триггер, элемент И и генератор тактовых импульсов, выход которого соединен с первым входом элемента И и инверсными входами элементов ЗАПРЕТ, выходы которых соединены соответственно с первым входом элемента ИЛИ, первым входом триггера и вторым входом элемента ИЛИ, выход которого соединен с вторым входом триггера, выход которого соединен с вторым входом элемента И, выход которого является вторым выходом блока управления, первый выход которого соединен с выходом первого элемента ЗАПРЕТ, прямой вход которого является вторым входом блока управления, первый вход которого соединен с прямым входом второго элемента ЗАПРЕТ, выходы группы выходов блока управления соединены с соответствующими переключателями группы переключателей.

3. Генератор по и. 1, о т л и— ч а ющий с я тем, что блокформирования сигналов содержит первый и второй элементы И, элемент НЕ и

1р коммутатор, выход которого является выходом блока формирования сигналов, вход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым входом второго элемента И, входы которого являются группой входов блока формирования сигналов, выходы первого и второго элементов И соединены соответственно с первым и вторым входами коммутатора, третий вход которого соединен с выходом элемента НЕ, вход которого соединен с выходом второго элемента И.