Коммутатор

Коммутатор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к коммутационной технике и может быть использовано при построении сотовых систем радиосвязи, а также при создании цифровых сетей связи. Цель изобретения - повышение надежности коммутатора за счет уменьшения количества связей и децентрализации управления. Коммутатор содержит M модулей коммутации, каждый из которых содержит блок передачи, M блоков приема и блок памяти адресов чтения. Коммутатор осуществляет перестановку сообщений, поступающих в L - й временной канал через первый информационный вход I - го модуля коммутации на P - й временной канал первого информационного выхода J - го модуля коммутации. 5 ил.

СОЮЭ. СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU» 1499469 А1 (д1) 4 Н 03 К 17/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Г I

° г. (. д

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР.! (21) 4339562/24-21 (22) 08.12.87 (46) 07. 08. 89. Бюл. У 29 (72) Б.М.Пелых, О.А;Тераз и С.Е.Куклевский (53) 621.382(088.8) (56) Авторское свидетельство СССР

1244789, кл. Н 03 К 17/00, 1985.

Лутов И.Ф., Жарков М.А., Юкопов П.А, .Кваэиэлектронные и электронные АТС. - М.: Радио и связь, 1982, с. 120. (54) КОММУТАТОР (57) Изобретение относится к коммутационной технике и может быть исполь"

Изобретение относится к коммутационной технике и может быть исполь-. зовано при построении сотовых систем радиосвязи.

Целью изобретения является повышение надежности за счет уменьшения количества связей и децентрализации управления коммутатором.

На фиг. 1 приведена структурная схема коммутатора; на фиг. 2 - струко турная схема одного из модулей коммутации; на фиг. 3 — структурная схе ма блока передачи; на фиг. 4 - структурная схема блока приема; на фиг.5структурная схема блока памяти адресов чтения.

Коммутатор содержит М модулей

1.1-1.М коммутации и счетчик 2. Тактовый вход 3 коммутатора соединен с фазовым входом 4 каждого модуля 1.1»

t.М коммутации, первый информационзовано при построении сотовых систем радиосвязи, а также .при создании цифровых сетей связи. Цель изобретения— повышение надежности коммутатора за счет уменьшения количества связей и децентрализации управления. Коммутатор содержит М модулей коммутации, каждый из которых содержит блок передачи, M блоков приема и блок памяти адресов чтения. Коммутатор осуществляет перестановку сообщений, поступающих в 1-й временной канал через первый информационный вход -го модуля коммутации на р-й временной канал первого информационного выхода j -го

1 модуля коммутации. 4 з.п. ф-лы, 5 ил. а

Щ

I ный вход 5 и выход 6 которых соединены с соответствующим информационным входом 7.1-7.M и выходом 8.1-8.М коммутатора. Каждый из M входов 9.1-9.М настройки коммутатора соединен с одноименным входом 10 соответствующего модуля 1.1-1.М коммутации, первый управляющий вход 11 которого соединен с выходом счетчика 2. Каждый иэ М первых 12.1-12.М, вторых 13.1-13.М и третьих 14.1-14.M управляющих входов коммутатора соединен соответственно с вторым 15, третьим 16 и четвертым

17 управляющими входами соответствующего модуля 1 ° 1-1.M коммутации. Каждый иэ М управляющих выходов 18.118.М коммутатора соединен с соответствующими одноименными управляющими выходами 19.1-19.M модулей 1.1-1.М коммутации. M вторых информационных входов 20.1-20.М каждого модуля 1.13 149946

1.М коммутации соединены с соответствующими одноименными входами 21. 121.М коммутатора, тактовый вход 3 коммутатора соединен с тактовым вхо5 дом 22 счетчика 2, а второй информационный выход 23 каждого i-ro модуля

1.1-1.М коммутации соединен с i-м вторым информационным входом 21.121.М коммутатора. 10

Каждый модуль 1 ° 1-1.М коммутации (фиг. 2) содержит блок 24 передачи, М блоков 25.1-25.M приема, блок 26 памяти адресов чтения, причем i-й второй информационный вход 20.1-20.M 15 модуля 1 подключен к информационному входу 27 i-го блока 25.1-25.М приема, информационные выходы 28 которых подключены к первому информационному выходу 6 модуля коммутации, первый 20 информационный вход 5 которого под-. ключен к информационному входу 29 блока 24 передачи, информационный выход 30 которого подключен к второму информационному выходу 23 моду- 25 ля- 1 коммутации. Фазовый вход

4 модуля 1 коммутации подключен к фазовым входам 31 - 33 блока 24 передачи, блока 26 памяти ад-. ресов чтения и всех блоков 25.1- 25,M 30 приема, первый управляющий вход 11 модуля 1 коммутации подключен к первому управляющему входу 34 блока 24 передачи, входу 35 блока 26 памяти. адресов чтения, входу 36 всех бло- ков 25,1-25.М приема, второй управляющий вход 15 мЬдуля 1 коммутации подключен к второму управляющему входу 37 блока 24 передачи, третий управлщй вход 16 модуля 1 комму 40 тации подключен к второму управляющему входу 38 блока 26 памяти адресов чтения, j-й (j-1-М) выход 39.1-39.M которого подключен к входу 40 выбор ки j-го блока 25 приема, четвертый управляющий вход 17 модуля 1 коммутации подключен к вторым управляющим входам 41 всех блоков 25.1-25.М приема, а вход 10 настройки модуля 1 коммутации подключен к .входам 42 настройки всех блоков 25.1-25.М приема, 50 управляющий выход 43 i-го блока 25.125.М приема подключен к i-му управ" ляющему выходу 19.1-19.М модуля 1 коммутации.

Блок 24 передачи (фиг. 3) содер" жит узел 44 памяти исходящей инфор мации, узел 45 флажковой памяти, узел 46 памятй .адресов записи, первый 47 и второй 48 шинные формирователи, инвертор 49, элемент И 50, причем первый управляющий вход 34 блока 24 передачи подключен к адресным входам узла 44 памяти исходящей информации, узла 45 флажковой памяти, узла 46 памяти адресов записи, информационные вход 29 блока 24 передачи подключен к информационному входу первого шинного формирователя 47, первый выход которого подключен к информационному выходу 30 блока 24 передачи, второй вход-выход первого шинного формирователя 47 подключен к информационному входу-выходу узла 44 памяти исходящей. информации, фазовый вход 31 блока 24 передачи подключен к входу записи узла 44 и.мяти исходящей информации, первому входу элемента И 50, первым управляющим входам первого 47 и второго 48 шинных формирователей и .входу инвертора 49, выход которого подключен к вторым управляющим входам первого 47 и второго 48 шинных формирователей, второй управляющий вход, 37 блока 24 передачи подключен к второму входу элемента И 50, выход которого подключен к входам записи узла 45 флажковой памяти и узла 46 памяти адресов записи, а также к первому входу второго шинного формирователя 48, первый выход которого подключен к информационному выходу 30 блока 24 передачи, а второй вход-выход подключен -к информационному входу-выходу узла 45 флажковой памяти и узла 46 памяти адресов записи.

Блок 25 приема (фиг. 4) содержит узел 51 памяти входящей информации, узел 52 флажковой памяти, первый 53 и второй 54 шинные формирователи, схему 55 сравнения, первый 56, второй

57 и третий 58 мультиплексоры и инвертор 59, причем информационный вход

27 блока 25 приема подключен к первому информационному входу первого 53 и второго 54 шинных формирователей, к первому информационному входу первого мультиплексора 56 и к первому входу схемы 55 сравнения, второй вход которого подключен к входу 42 настрой- ки блока 25 приема, информационный выход 28 которого подключен к первому. выходу первого шинного формирователя

53> второй вход-выход которого подключен к информационным входам-выходам узла 51 памяти входящей ннформа1499469 ции, адресный вход узла 52 флажковой памяти подключен к адресному входу узла 51 памяти входящей информации и к выходу первого мультиплексора 56, второй информационный вход которого подключен к первому управляющему входу 36 блока 25 приема, вход 40 выборки которого подключен к первому информационному входу мультиплексора 57, второй информационный вход которого подключен к первому информационному входу третьего мультиплексора 58 и к выходу схемы 55 сравнения, выход второго мультиплексора 57 подключен к входу выборки узла 51 памяти входящей информации, выход третьего мультиплексора 58 подключен к входу выборки узла 52 флажковой памяти, вход записи которого подключен к входу записи узла 51 памяти входящей информации, к первым управляющим входам первого 58, второго 57 и третьего 58 мультиплексоров, первого 53 и второго 54 шинных формирователей и к выходу инвертора

59, вход которого подключен к фазовому входу 33 блока 25 приема, к вторым управляющим входам первого 56, второго 57 и третьего 58 мультиплексоров, первого 53 и второго 54 шинных формирователей, второй информационный вход третьего мультиплексора 58 подключен к второму управляющему входу 41 блока 25 приема, управляющий выход 43 которого подключен к первому выходу второго шинного формирователя 54, второй вход-выход которого подключен к информационному входу-выходу узла 52 флажковой памяти.

Блок 26 памяти адресов чтения (фиг, 5) содержит узел 60 памяти адресов чтения, шинный формирователь

61, элемент И 62, инвентор 63, вход которого подключен к второму управляющему входу шинного формирователя

61 и фазовому входу 32 блока 26 памяти адресов чтения, первый управляющий вход 35 которого подключен к адресному входу узла 60 памяти адресов чтения, выход инвентора 63 подключен к первому входу элемента И 62 и к первому управляющему входу шинного формирователя 61, первый информационный вход которого подключен к второму управляющему входу 38 блока

26 памяти адресов чтения, управляющие выходы 39.1-39.М которого под5

55 ключены к первому выходу шинного формирователя 61, второй вход-выход которого подключен к информационному входу-выходу узла 60 памяти адресов чтения, второй вход элемента И 62 подключен к второму управляющему входу 38 блока 26 памяти адресов чтения, выход элемента И 62 подключен к входу записи узла 60 памяти адресов чтения.

Коммутатор осуществляет перестановку сообщений, поступающих в 1-й временный канал через первый информационный вход i-го модуля 1 коммутации, на р-й временный канал первого информационного выхода j-ro модуля 1 коммутации (1,р=1, N;!j=1,М, где

N — - число временных каналов связи, обслуживаемых одним модулем 1 коммутации; M — - число модулей 1 коммутации) .

Для коммутации входных и выходных каналов применено четыре типа служебных сообщений: "Запрос соединения";

"Подтверждение соединения ; "Запрос разъединения ; "Подтверждение разьединения". ,Структура всех этих сообщений одинаковая. Они содержат адрес потребителя сообщения, источника сообщения и сигнальный бит. При этом в сообщениях "3anpoc соединения и Подтверждение соединения" сигнальный бит информации равен "Лог."1", а в сообщениях пЗапрос разъединенияи и Подтверждение разъединения сигнальный бит информации равен "Лог."0". Адреса источника и потребителя состоят из адресов модулей 1.1-1.М коммутации и номеров каналов, обслуж.maes»x этими модулями.

Коммутатор работает следующим образом.

Через первый информационный вход 5 . модуля 1. i коммутации подается сообщение "Запрос на связь" для р-ro канала модуля 1.j. Это сообщение записывается в блок 24 передачи в ячейку памяти под номером 1. В 1-м интервале времени часть этого сообщения: адрес источника и сигнальный бит перепишется в р-ю ячейку памяти блока 25. приема модуля 1.j коммутации. В р-м временном интервале на управляющий выход 19 ° i модуля 1.j с блока 25.i приема поступает значение "Лог ° "1" сигнального бита. Через второй управляющий вход 38 в блок 26 памяти адре1499469 сов чтения в р-ю ячейку памяти записывается позиционный код блока 25.i приема, В следующий р-й интервал времени с блока 25.i приема модуля 1.j

5 .считывается адрес 1-го канала связи.

В ответ на этот запрос на информационный вход модуля 1.j коммутации подается служебное сообщение "Подтверждение соединения", которое распространяется по коммутатору аналогично сообщению "Запрос соединения", только в направлении модуля 1.i и 1-го канала связи. Таким образом, осуществляется соединение 1-ro временного канала модуля 1.i коммутации с р-м временным каналом модуля 1.j коммутации. Далее по этому соединению осуществляется передача информационных сообщений. Информационное сообщение содержит адрес потребителя сообщения, сигнальный бит, который равен сигналу "Лог."1", и информацию, Разъединение происходит аналогично соединению с той лишь разницей, что в служеб- 25

; ком сообщении сигнальный бит равен

11Л 11P! f

Для синхронизации временных каналов всех модулей 1.1-1.М коммутации используется единое тактовое питание, 30 подаваемое на фазовый вход 3 коммутатора и первые управляющие входы 11 модулей 1.1-1.M.

Блок 24 передачи предназначен для формирования служебных и информационных сообщений и их выдачи на второй информационный выход 23 .модуля 1.11.М коммутации.

Блок 24 передачи работает следующим образом.

Для организации связи из 1-ro исходящего канала модуля 1.i в р-й канал модуля 1 ° j в блок 24 передачи модуля 1.i в 1-ю ячейку памяти узла 46 памяти адресов записи записываются 45 адрес модуля 1.j и номер р-го канала, в 1-ю ячейку узла 45 флажковой памяти — сигнал Лог,"1, а в 1-ю ячейку узла 44 памяти исходящей информации код номера 1-ro канала. Запись произ"

50 водится через первый 47 и второй 48 шинные формирователи по информационному выходу 30 и второму управляющему входу 37 в момент времени, когда на первом управляющем входе и адресных входах узлов 44-46 памяти нахо55 дится код номера 1-ro канала.

После получения подтверждения соединения содержание 1-й ячейки кэпа

45 флажковой памяти и узла 46 памяти адресов записи не меняется, а в узел

44 исходящей информации записывается информация их входного 1-го канала.

Каждый такт записи сменяется тактом считывания из узлов 44-46 памяти по управлению, поступающему на фазоВый Вход 31, Содержание 1-й ячейки узла 45 флажковой памяти и узла 46 памяти адресов записи изменяется при передаче служебных сообщений.

Блок 25 приема предназначен для записи сигнального бита по адресу потребителя, указанному в сообщении, и адреса источника или информации иэ 1-ro исходящего канала соответственно в узел 52 флажковой памяти и узел 51 памяти входящей информации и их выдачи на управляющий 43 и информационный 28 выходы.

Блок 25 приема работает следующим образом.

Первый 53 и второй 54 шинные формирователи, первый 56, второй 57 и третий 58 мультиплексоры по управлению с фазового входа 33 блока 25 приема организуют циклы запиаи и чтения узлов памяти входящей информации

51 и флажковой памяти 52. Схема 55 сравнения сравнивает старшую часть кода адреса, указывающую на адрес модуля 1 коммутации, с кодом, установленным на выходе 42 настройки. Результатом этого сравнения является сигнал выборки, который через мультиплексоры 57 и 58 в фазе записи подается на входы выборки узлов памяти входящей информации 51 и флажковой памяти 52 ° Младшая часть адреса подается через мультиплексор 56 на адресные входы узлов 51 и 52 памяти.

Информационная часть и сигнальный бит сообщения записываются через первый 53 и второй 54 шинные формирователи в узлы памяти входящей информации 51 и флажковой памяти 52 соответственно. В фазе чтения с узла 52 флажковой памяти считывается сигнал управления, который означает наличие запроса на связь и подается на управляющий выход 43 блока 25 приема. Считывание с узла 52 флажковой памяти осуществляется по сигналу с второго управляющему входа 41 блока 25 приема, причем считывание проходит одновременно из всех блоков 25.1-25.M приема модуля 1 коммутации. Считывание с уз.1499469

10 ла 51 памяти входящей информации осуществляется по сигналу с входа 40 выборки блока 25 приема через первый шинный формирователь 53 на информационный выход 28 блока 25 приема.

Блок 26 памяти адресов чтения предназначен для управления выборкой блоков 25.1-25,М приема при формировании выходных кодов информации. Число раз- fp рядов узла 60 памяти адресов чтения равно числу блоков 25.1-25.M приема - M.

Блок 26 памяти адресов чтения работает следующим образом. 15

Внешнее управляющее устройство записывает в фазе записи по второму управляющему входу позиционный кодадрес блока 25 приема, с которого в данном временном канале считывается 20 информация. Эта запись происходит в р-ю ячейку памяти, которая соответствует номеру р-го временного выходного канала. При считывании управляющая информация подается из узла 60 памяти адресов чтения через шинный формирователь 61 на выход 39. Изменение содержания р-й ячейки узла 60 памяти адресов чтения происходит при приеме служебных сообщений по адресу 30 р-ro канала модуля 1.j коммутации.

Элемент И 62 блокирует запись в узел

60 памяти адресов чтения по второму управляющему входу в остальные моменты времени. 35

За счет модульного построения коммутационного поля и децентрализованного управления достигается повышение надежности предлагаемого коммутатора.

Формула изобретения

1. Коммутатор, содержащий M модулей коммутации, первые информационные вход и выход которых соединены с со- 45 ответствующим информационным входом и выходом коммутатора, каждый модуль о коммутации содержит блок передачи и блок приема, первый информационный вход модуля коммутации подключен к информационному входу блока передачи, информационный выход которого подключен к второму информационному выходу модуля коммутации, о т л и ч а юшийся тем, что, с целью повышения надежности, в коммутатор введен счетчик, тактовый вход которого подключен к внешнему тактовому входу коммутатора и к фазовым входам всех модулей коммутации, первые управляющие входы которых подключены к выходу счетчика, каждый из M входов настройки коммутатора соединен с одноименным входом соответствующего модуля коммутации, каждый из И первых, M вторых и И третьих управляющих входов коммутатора соединен соответственно с вторым, третьим и четвертым управляющими входами соответствующего модуля коммутации, каждый из M управляющих выходов коммутатора соединен с соответствующими одноименными управляющими выходами модулей коммутации, М вторых информационных входов которых соединены с одноименными входами коммутатора, а второй информационный выход каждого i-го модуля коммутации, где i=1,...,M, соединен с i-м вторым информационным входом коммутатора.

2. Коммутатор по и. 1, о т л и— ч а ю шийся тем, что в каждый модуль коммутации введено (И-1) блоков приема и блок памяти адресов чтения, 1-й второй информационный вход модуля коммутации подключен к информационному входу i-го блока приема, информационный выход всех блоков приема подключен к первому информационному выходу модуля коммутации фазовый вход модуля коммутации подключен к фазовым входам блока передачи, всех блоков приема и блока памяти адресов чтения, первый у:равляющий вход модуля коммутации подключен к первым управляющим входам блока передачи, всех блоков приема и блока памяти адресов чтения, второй управляющий вход модуля коммутации подключен к второму управляющему входу блока передачи, третий управляющий вход модуля коммутации подключен к второму управляющему входу блока памяти адресов чтения, j-й (j=1-Ì) выход которого подключен к входу выборки j-го блока приема, второй управляющий вход всех блоков приема подключен к четвертому управляющему входу модуля коммутации, вход настройки которого подключен к входу настройки всех блоков приема, управляющий выход j-ro блока приема подключен к

j-му управляющему выходу модуля коммутации.

3. Коммутатор по и. 1, о т л и— ч а ю шийся тем, что блок передлчи содержит узел памяти исходящей

1499469

12 ин фор мации, у э ел фл ажк ов ой п а мяти, узел памяти адресов записи, первый и второй шинные формирователи, инвентор, .элемент И, причем адресный вход узла памяти исходящей информации, адресный вход узла флажковой памяти, адресный вход узла памяти адресов записи подключены к первому управляющему входу блока передачи, информацион- 1ц ный вход которого подключен к первому информационному входу первого шинного формирователя, первый выход которого подключен к первому выходу второго шинного формирователя и к вы- 15 ходу блока передачи, второй информационный вход-выход первого шинного формирователя подключен к информационному входу-выходу узла памяти исходящей информации, вход записи которого подключен к фазовому входу блока передачи, причем фазовый вход блока передачи подключен к первому входу элемента И, к первым управляющим вхо" дам первого и второго шинного формиро-25 вателей и к входу инвертора, выход которого подключен к вторым управляющим входам первого и второго шинного формирователей, первый информационный вход второго шинного формирователя 39 подключен к второму управляющему входу блока передачи, входы записи узла флажковой памяти и узла памяти адресов записи подключены к выходу элемента И, второй вход которого подключен к второму управляющему входу блока передачи, второй информационный входвыход второго шинного формирователя подключен к информационным входамВыходам узла памяти адресов. записи 4р и узла флажковой памяти..

4 ° Коммутатор по п. 1, о т л и— ч а ю шийся тем, что блок приема содержит узел памяти входящей информации, узел флажковой памяти, пер- 45 вый и второй шинные формирователи, первый, второй и третий мультиплексоры, инвертор и схему сравнения, причем информациойный вход блока приема подключен K IlepBblM информацион- 5О ным входам первого и второго шинных формирователей, к первому информационному входу первого мультиплексора и к первому входу схемы сравнения, второй вход которой подключен к входу настройки блока приема, информационный выход которого подключен к первому выходу первого шинного формирователя, второй вход-выход которого подключен к информационному входувыходу узла памяти входящей информации, адресный вход узла флажковой памяти подключен к адресному. входу узла памяти входящей информации и к выходу первого мультиплексора, второй информационный вход которого подключен к первому управляющему входу бло- ка приема, вход выборки которого подключен к первому информационному входу второго мультиплексора, второй информационный вход которого подключен к первому информационному входу третьего мультиплексора и к выходу схемы сравнения, выход второго мультиплексора подключен к входу выборки узла памяти входящей информации, выход третьего мультиплексора подключен к входу выборки узла флажковой памяти, вход записи которого подключен к входу записи узла памяти входящей информации, к первым управляющим входам первого, второго, третьего мультиплексоров и первого и второго шинных формирователей и к выходу инвертора, вход которого подключен к фазовому входу блока приема и к вторым управляющим входам первого, второго и третьего мультиплексоров и первого и второго шинных формирователей, второй информационный вход третьего мультиплексора подключен к второму управляющему входу блока приема, управляющий выход которого подключен к первому выходу второго шинного формирователя, второй вход-выход которого подключен к информационному входу-выходу узла флажковой памяти.

5. Коммутатор по и. 2, о т л ич а ю шийся тем, что блок памяти адресов чтения содержит узел памяти адресов чтения, шинный формирователь, элемент И, инвертор, вход которого подключен к второму управляющему входу шинного формирователя и к фазовому входу блока памяти адресов чтения, первый управляющий вход которого подключен к адресному входу узла памяти адресов чтения, выход инвентора подключен к первому входу элемента И и к первому управляющему входу шинного формирователя, первый информационный вход которого подключен к второму управляющему входу блока памяти адресов чтения, управляющие выходы которого подключены к соответствующим первым выходам шинного

1499469

11 формирователя, второй вход-выход которого подключен к информационному входу-выходу узла памяти адресов чтения, второй вход элемента И подключен

tH фЮ

ß1, ЯМ

МЮ

g_#_

ФМ

Ol

Ю

И

1Й! к второму управляющему входу блока памяти адресов чтения, выход элемен та И подключен к входу записи памяти адресов

1499469 .М И СВ qI (Р Ф

Составитель А.Чаковский

Редактор И.Шулла Техред Л.Сердюкова Корректор И.Муска

Заказ 4706/54 Тираж 884 Подписное

ВЯИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101