Устройство контроля качества канала связи

Устройство контроля качества канала связи

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике связи. Цель изобретения - повышение точности контроля. Устройство содержит полосовой фильтр 1, амплитудный детектор 2, фильтр 3 низкой частоты, квадраторы 4 и 5, интеграторы 6 и 7, АЦП 8 и 9, формирователь 10 синхросигналов и вычислитель 11 отношения помеха-сигнал. На вход устр-ва поступает смесь сигнала, помехи и различных внеполосных шумов. Фильтр 1 отфильтровывает внеполосный шум, затем детектор 2 выделяет огибающую суммы полезного сигнала и помехи. Фильтр 3 очищает огибающую от высокочастотных составляющих, но пропускает биения, обусловленные сдвигом фазы между помехой и сигналом. Затем напряжения преобразуются квадраторами 4 и 5 и усредн яются за период в интеграторах 6 и 7. Далее АЦП 8 и 9 преобразуют эти напряжения в цифровые сигналы, которые поступают в вычислитель 11, где определяется отношение помеха-сигнал. Если помеха меньше аппаратурного шума или ее нет, то на оба выхода устр-ва выдаются логические нули. Если помеха и сигнал равны или их разность меньше аппаратурного шума, то на первом выходе устр-ва будут логические нули, а на втором выходе - логическая единица. Т.обр. через второй выход устр-ва выдается старший разряд результата, младшие разряды которого выдаются через первый выход. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) < Н 04 В 3/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А STOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

flQ ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4248205/24-09 (22) 19.05.87 (46) 07.08.89. Бюл. № 29 (71) Ярославский государственный университет (72) Г.А. Бибик (53) 621.317.757(088.8) (56) Авторское свидетельство СССР

¹- 985961, кл. Н 04 Ь 7/04, 1981. (54) УСТРОЙСТВО КОНТРОЛЯ КАЧЕСТВА КАНАЛА СВЯЗИ (57) Изобретение относится к технике связи. Цель изобретения — повышение точности контроля. Устройство содержит полосовой фильтр 1, амплитудный детектор 2, фильтр 3 низкой частоты, квадраторы 4 и 5, интеграторы 6 и 7, АЦП 8 и 9, формирователь 10 синхросигналов и вычислитель 11 отношения помеха-сигнал. На вход устр-ва поступает смесь сигнала, помехи и различных внеполосных шумов. Фильтр 1 отфильтровывает внеполосный шум, затем детектор 2 выделяет огибающую

„„SU„„1499508 А1 суммы полезного сигнала и помехи.

Фильтр 3 очищает огибающую от высокочастотных составляющих, но пропускает биения, обусловленные сдвигом фазы между помехой и сигналом. Затем напряжения преобразуются квадраторами 4 и 5 и усредняются за период в интеграторах 6 и 7. Далее АЦП 8 и 9 преобразуют эти напряжения в цифровые сигналы, которые поступают в вычислитель 11, где определяется отношение помеха †сигн. Если помеха меньше аппаратурного шума или ее нет, то на оба выхода устр-ва выдаются логические нули. Если помеха и сигнал равны или их разность меньше аппаратурного шума, то на первом выходе устр-ва будут логические нули, а на втором выходе — логическая единица.

Т.обр. через второй выход устр-ва выдается старший разряд результата, младшие разряды которого выдаются через первый выход. 1 з.п. ф-лы, 3 ил.

3 1499

Изобретение относится к технике связи и может быть использовано для контроля качества каналов связи при пассивных и организованных помехах, а также при многолучевом распространении сигналов, Цель изобретения — повышение точности контроля.

На фиг. 1 представлена структурная электрическая схема устройства контроля качества канала связи; на фиг. 2 — структурная электрическая схема вычислителя отношения помеха— сигнал; на фиг. 3 — эпюры напряжений, поясняющие работу- устройства.

Устройство контроля качества канала связи содержит полосовой фильтр

1, амплитудный детектор 2, фильтр 3 низкой частоты, квадраторы 4 и 5, интеграторы 6 и 7, аналого-цифровые преобразователи 8 и 9, формирователь

10 синхросигналов и вычислитель 11 отношения помеха-сигнал . Вычислитель

11 (фиг. 2) содержит регистры 12-16, мультиплексоры 17 и 18, квадратор 19, сумматор 20, регистр 21 сдвига, блок

22 извлечения квадратного корня, делитель 23, формирователь 24 сигналов управления, триггеры 25-29,элемент

ИЛИ 30, элемент И 31 и инвертор 32.

Устройство работает. следующим образом. а

На вход устройства (фиг. 1) посту. пает смесь сигнала, помехи и различных внеполосных шумов.

Полосовой фильтр отфильтровывает внеполосный шум (предполагаем, что полоса помехи такая же, как у сигна-. ла). Амплитудный детектор 2 выделяет огибающую суммы полезного сигнала и помехи. При угловой модуляции сигнала огибающая его практически меняется мало. При отсутствии помехи трасса лилии связи может вносить незначительные и медленные изменения s огибающую сигнала. Однако при наличии помехи огибающая суммарного сигнала зависит от огибающих полезного сигнала и помехи и разности фаз между ними. Поэтому огибающая суммарного сигнала может принимать различные значения от минимального до максимального в зависимости от разности фаз. Фильтр 3 низкой частоты очищает огибающую от высокочастотных составляющих, но пропускает биения, обусловленные сдвигом фазы между помехой и сигналом. После первого квадрато508 4 ра 4 поступающее к нему напряжение возводится в квадрат. После второго

1О

20

25 1аналого-цифровых преобразователей

55 квадратора 5 напряжение возводится еще раз в квадрат. В интеграторах б и ? напряжения усредняются за период, определяемый сигналом (фиг.За) с четвертого выхода формирователя

10, а сигналом с третьего его выхода (фиг. Зб) интеграторы б и 7 обнуляются. Аналого-цифровые преобразователи 8 и 9 по сигналам (фиг. Зв) от формирователя 10 преобразуют соответствующие напряжения в цифровые сигналы.

Задачей вычислителя 11 является определение отношения помеха-сигнал из квадрата усредненного напряжения сигнала и помехи и этого же напряжения в четвертой степени. На управляющий вход вычислителя 11 подается с первого выхода формирователя 10 сигнал запуска (фиг. 3r), который формируется перед окончанием работы

8 и 9 и по которому вычислитель 11 начинает цикл обработки,.поступающей на его первый и второй информационные входы. С выходов аналого-цифровых преобразователей 8 и 9 сигналы поступают на информационные входы регистров 13 и 12 (фиг. 2}, где запоминаются по сигналу с девятого выхода формирователя 24 (фиг. Зд). С выхода регистра 13 сигнал поступает на вход квадратора 19, где возводится в квадрат.

С первого выхода квадратора через время Т1 (фиг. Зр) сигнал в инверсном двоичном коде поступает на первый информационный вход мультиплексера

18, который и пропускает этот сигнал на второй вход сумматора 20 по сигналу (фиг. Зе). Этот сигнал является кодированным, поступает по шине, состоящей из двух проводов, с восьмого выхода формирователя 24 на управляющие входы мультиплексоров 17 и 18, в которых в зависимости от кода подключает или первый,(по коду а), или второй {по коду в), или третий (по коду с) вход к выходу.или обнуляет входы сумматора 20 (при отсутствии укаэанных кодов). С выхода регистра

12 сигнал поступает на первый вход мультиплексора 17, который по сигналу (фиг. 3e) пропускает этот сигнал на первый вход сумматора 20. С седьмого выхода формирователя 24 на вход

5 14 сумматора 20 (вход переноса в младший разряд сумматора 20) подается сигнал (фиг. Зж) в качестве единицы младшего разряда, являющейся поправкой при представлении дополнительного кода, вычитаемого через инверсный код. Сумматор 20 комбинационный, воз можно использование схемы ускорения переносов. В сумматоре 20 оба операн да складываются за время Тг (фиг.Зс) и результат подается на информационный вход регистра 21 сдвига, на управляющий вход которого подаетсв с шестого выхода формирователя 24 сигнал (фиг. Зз) для сдвига результата на один разряд влево, т.е. умножения

его на коэффициент два. Этот результат запоминается в регистре 14 по сигналу (фиг. Зи), поступающему с пятого выхода формирователя 24 на управляющий вход регистра 14, и в инверсном коде с второго выхода ре— гистра 14 подается на вход мультиплексора 18 и через мультиплексор 18 поступает на второй вход сумматора

20 по сигналу (фиг. Çe) с восьмого выхода формирователя 24. По этому же сигналу мультиплексор 17 пропускает на первый вход сумматора 20 сигнал в прямом коде, поступающий на второй вход. мультиплексора 17 с второго выхода квадратора 19. Сумматор 20 за время Т3 (фиг. Зс) производит сло жение этих сигналов, В это же время результат предыдущего сложения и сдвига с первого вы— хода регистра 14 (в прямом коде) поступает на первый информационный вход блока 22 и по сигналу (фиг. Зк), поступающему с третьего выхода формирователя 24 на управляющий вход блока 22, запоминается на входном регистре блока 22. Этот сигнал является запускающим для выполнения операции вычисления корня. Полученный через время Т4 (фиг. Зф) результат вычисления поступает на информацион- ный вход регистра 15, где и запоминается по сигналу (фиг. Зл), поступающему с одиннадцатого выхода формирователя 24 на управляющий вход регистра 15.

После вычисления суммы сумматором

20 результат поступает на регистр

14 через регистр 21 (без сдвига), запоминается по сигналу (фиг. Зи) и ожидает пока освободится блок 22. После того, как результат извлечения

99508

6 корня запомнится в регистре 15, блок

22 принимает на свой входной регистр величину суммы по сигналу (фиг. Зк)

5 и в. течение времени Т5 (фиг. Зф) производит извлечение корня из этой величины, Результат поступает на информационный вход мультиплексора 18, где по сигналу (фиг. Çe) от формирователя

24 пропускается на вход сумматора 20.

По этому же сигналу мультиплексор t7 пропускает на первый вход сумматора

20 сигнал, поступающий с регистра 13 на информационный вход мультиплексора t7. Результат сложения, получаемый через время Т6 (фиг, Зс), через регистр 21 (без сдвига) поступает на регистр 14, где и запоминается по

Zp сиГналу (фиГ» Зи) По сиГналу (фиг. 3M), поступающему с четвертого выхода формирователя 24 на управляющие входы делителя 23 и регистра

16, производится прием чисел с выхо25 да регистра 15 через первый информационный вход делителя 23 в его регистр с выхода регистра 14 через второй информационный вход делителя

23 в регистр делителя 23, а с выхо80 да делителя 23 через информационный вход регистра 16 — в его регистр. Результат выдается через регистр 16 на первый выход устройства и следующем . цикле вычислений.

Операции в квадраторе 19, блоке

22 и делителе 23 производятся только с положительными числами, поэтому в них знак не учитывается. Кроме того, числа, поступающие на делитель 23, 40 таковы, что делитель всегда больше делимого.

Исходя из работы алгоритма, возможны два исключения. Когда помеха значительно меньше аппаратурных шу45 jMOB или ее совсем нет коГда оГибаю щие сигнала и помехи равны или их разность значительно меньше аппаратурных шумов. Оба эти случая в устройстве рассматриваются отдель50 но путем анализа знакового разряда сумматора 20, сигнал с знакового разряда сумматора 20 поступает на информационные входы триггеров 25 и

26, на управляющие входы которых подаются сигналы (фиг ° Зн и п) соот55 ветственно с первого и десятого выходов формирователя 24., по которым запоминаются знаки чисел . Если знак. отрицательного числа выражается ло1499508 гической единицей (нулем), то с прямых (инверсных) выходов триггеров

25 и 26 сигналы поступают соответственно на первый и второй входы элемента ИЛИ 30, а с триггера 26 — на

5 информационный вход триггера 28. С выхода элемента ИЛИ 30 сигнал поступает на информационный вход триггера 27. По сигналу (фиг. Зм) с формирователя 24 три геры 27 и 28 запоминаются знаки чисел данного цикла вычислений. Но так как результат выдается на выход лишь в следующем цикле, то знак числа с выхода триггера 28 поступает на информационный вход триггера 29, где и запоминается по сигналу (фиг. Зм) формирователя 24 и выдается на второй выход устройства.

По этому же сигналу сигнал с выхода триггера 27 пропускается через элемент И 31 и через инвертор 32 подается на второй управляющий вход регистра 16, если знак числа отрицателен, то этот сигнал обнуляет ре- 25 гистр 16.

В итоге, если помеха меньше аппаратурного шума или ее нет, то регистр 16 обнуляется „ и как на первом, так и на втором выходах устрой- 30 ства выдаются логические нули. Если помеха и сигнал равны или их разность меньше аппаратурного шума, то регистр 16 обнуляется, а на первом выходе — логические нули, на втором выходе — логическая единица, Таким образом, через второй выход устройства выдается старший разряд резуль-. тата, младшие разряды которого выдаются через первый выход.

Формула изобретения

1. Устройство контроля качества

I канала связи, содержащее последова45 тельно соединенные полосовой фильтр, амплитудный детектор.и фильтр низкой частоты, при этом вход полосового фильтра является входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повьппения точности контроля, введены формирователь синхросигналов, последовательно соединенные первый квадратор, первый интегратор, первый аналого-цифровой преобразователь и вычислитель отношения помеха-.сигнал, первый и второй выходы которого являются соответственно первым и вто-. рым выходами устройства, и последовательно соединенные второй квадратор, второй интегратор и втброй аналого-цифровой преобразователь, выход которого подключен к второму входу вычислителя отношения помехасигнал, третий вход которого соединен с первым выходом формирователя синхросигналов, второй выход которого подключен к другим входам первого и второго аналого-цифровых преобразователей, а третий и четвертый sblxo ды подключены соответственно к объединенным попарно вторым и третьим входам первого и второго интеграторов, выход фильтра низкой частоты подключен к входу первого квадратора, выход которого подключен к входу второго квадратора.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что вычислитель отношения помеха — сигнал содержит первый регистр, последовательно соединенные второй регистр, первый мультиплексор, сумматор, регистр сдвига, третий регистр, блок извлечения квадратного корня, четвертый регистр, делитель и пятый. регистр, выход которого является первым выходом вычислителя отношения помеха— сигнал, а первым и вторым входами которого являются первые входы соответственно второго и первого регистров, последовательно соединенные формирователь сигналов управления, пер— вый триггер, элемент ИЛИ, второй триггер, элемент И и инвертор, выход которого подключен к второму входу пятого регистра, последовательно соединенные квадратор и второй мультиплексор, выход которого подключен к второму входу сумматора, н последовательно соединенные третий, четвертый и пятый триггеры, выход последнего является вторым выходом вы-! числителя отношения помеха — сигнал, а второй вход объединен с вторыми входами элемента И, второго и ч етвертого триггеров, с третьим входом пятого регистра, с вторым входом делителя и соединен с вторым выходом формирователя сигналов управления, третий выход которого подключен к второму входу блока извлечения квадратного корня, четвертый выход подключен к третьему входу блока извлечения квадратного корня, к третьему входу делителя и к первому входу

1499508

0

Ф с

Составитель В. Камалягин

Техред М.Ходанич Корректор Н. КоРол

Редактор И. Булла

Заказ 4709/56 Тираж 626 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д-. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина, 101 квадратора, пятый выход подключен к другому входу третьего регистра, шестой выход — к другому входу регистра сдвига, седьмой выход — к третьему входу сумматора, восьмой выход †. к вторым входам первого и второго мультиплексоров, девятый выход — к объединенным вторым входам первого и второго регистров и квадратора, десятый выход — к первому входу третьего триггера,,одиннадцатый выход — к другому входу четвертого регистра, а первый вход является третьим входом вычислителя отношения помеха - сигнал, второй выход суммад д

t д

У

V с тора подключен к объединенным вторым входам первого и третьего триггеров, выход которого подключен к другому входу элемента ИЛИ, третий вход квадратора соединен с выходом второго регистра, второй выход подключен к третьему входу первого мультиплексо ра, четвертый вход которого соединен с выходом первого регистра, третий вход второго мультиплексора соединен с вторым выходом третьего регистра, а четвертый вход — с выходом блока извлечения квадратного корня, первый вход которого объединен с четвертым входом делителя.