Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных вычислительных устройств. Цель изобретения - повышение быстродействия устройства. Устройство умножения, построенное для случая P =2, содержит одноразрядные сумматоры 1 первой и третьей строк матрицы, сумматоры 2 второй и четвертой строк матрицы, матрицу 3 элементов И, первую группу коммутаторов 4, вторую группу коммутаторов 5. Введение двух групп коммутаторов 4 и 5 позволяет разрывать цепи обратной связи между выходами переноса и результата сумматоров 2.I последней строки матрицы и информационными входами сумматоров 1.I первой строки матрицы по сигналу, поступающему на вход 18 задания режима работы устройства. С помощью подачи тестовых сигналов на входы 14-17 удается осуществить полную проверку устройства за двадцать тактов с помощью семнадцати тестовых наборов. 4 ил.

СОЮЗ СОВЕТСНИХ.

СОЦИАИИСТИЧЕСНИХ

РЕСПУБЛИН

„„$0 „„щщ) (g)) 4 0 06 F 7/52, 11/26

1.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

H А BTOPCHOlVIV СВИДЕТЕЛЬСТВУ (2 1) 43 20 1 66/24-2 4 (22) 30.07.87 (46) 15.08.89.Вюл. и 30 .(71) Харьковский политехнический институт им.В.И.Ленина (72) В.Ф.Бохан, Л.В.Дербунович и . И.Г.Либерг (53) 68 1.3 (088.8) (56) Авторское свидетельство СССР

Р 817705, кл. G 06 F 7/52, 1979.

Авторское свидетельство. СССР

9 1 156064, кл. G 06 F 7/52, 1982. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных вычислительных устройств. Цель изобретения — повышение быстродействия устройства. Устройство умножения, 2 построенное для случая р = 2, содержит одноразрядные сумматоры 1 первой и третьей строк матрицы, сумматоры 2 второй и четвертой строк матрицы, матрицу 3 элементов И, первую группу коммутаторов 4, вторую группу коммутаторов 5 ° Введение двух групп коммутаторов 4 и 5 позволяет разрывать цепи обратной связи между выходами переноса и результата сумматоров 2.i последней строки матрицы и информационными входами сумматоров

1.i первой строки матрицы по сигналу, поступающему на вход 18 задания режима работы устройства. С помощью подачи тестовых сигналов на входы

14-17 удается осуществить полную проверку устройства за двадцать тактов с помощью семнадцати тестовых наборов. 4 ил. !

1501043

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении универсальных и специализированных вычислительных устройств.

Целью изобретения является повышение быстродействия устройства.

На фиг.1 приведена функциональная схема устройства; на фиг.2 — функци- 10 ональная схема одноразрядного сумматора р-й и 2 р-й строк матрицы; на фиг.3 — функциональная схема одноразрядного сумматора остальных строк матрицы; на фиг.4 — временная диаграм.15 ма работы устройства.

Устройство для умножения (фиг. 1) построенное для случая р = 2 содержит одноразрядные сумматоры 1 первой и третьей строк матрицы, сумматоры 2 второй и четвертой строк матрицы, матрицу 3 элементов И, первую группу

4 коммутаторов, вторую группу 5 коммутаторов, первый информационный вход 6

25 устройства, второй информационный вход 7 устройства, первый и второй тактовые входы 8, 9 устройства, выход 10 произведения устройства, первую и вторую группы 11, 12 контрольных выходов устройства, вхоц 13 расширения разрядности устройства, входы 14-17 задания тестовых кодов устройства, вход 18 задания режима работы устройства, первый и второй устано.вочные входы 19, 20 устройства. 35

Одноразрядный сумматор второй и четвертой строк матрицы (фиг.2) содержит первый и второй элементы ИЛИ

21, 22, элементы И 23-31, элементы

НЕ 32-36, элемент 37 задержки, тре- . 40 тий эл емент -ИЛИ 3 8 .

Одноразряцный сумматор первой и третьей строк матрицы (фиг.3) содержит первый и второй элементы ИЛИ 39, 40, элементы И 41-47, элементы НЕ 45

48-51, третий элемент ИЛИ 52.

Устройство работает следующим образом. сигналы, которые через коммутаторы групп 4 и 5 поступают на входы сумматоров 1.1 первой строки, Процесс вычисления начинается с подачи на разряды первого информационного входа 6.1-6.п и-разрядного двоичного множимого А, а на разряды второго информационного входа 7.1 и

7.2 два младших разряда В.1 и В.2 п-разрядного множителя В. Через.время, необходимое для вычисления в сумматорах 1.i первой строки, на тактовый вход 8 подается сигнал "О", по которому производится суммирование на сумматорах 2.i второй строки.

Через время, равное задержке вычислений в сумматорах 2.i второй строки, ча тактовый вход 8 подается сигнал

"1", который осуществляет запоминание информации, установившейся на выходах сумматоров 2 i второй строки, и запрещает обработку сумматорами 2 i второй строки сигналов, которые будут появляться на их информационных входах.

В течение времени, пока происходит вычисление на сумматорах 1.1 первой и 2.i второй строк, на сумматорах

1.i третьей и 2 ° i четвертой строк идет подготовка к вычислению. На разряды 7.3 и 7.4 второго информационного входа устройства подаются разряды

ВЗ и В4 множителя В. После вычислений в первых двух строках вычисление продолжается на сумматорах 1.i третьей строки, а затем после подачи через определенное время на вход 9 сигнала "0" и на сумматорах 2.i че-.вертой строки.

В то же время на сумматорах 1.i первой и 2.i второй строк осуществляется считывание двух младших разрядов С1 и С2 произведения С с выхода 10 произведения устройства, а также подача разрядов В5 и В6 множителя В на разряды 7.1 и 7.2 информационного входа устройства.

В исходном состоянии на входах тактовых и установочных входах 8,9, 19 20 и входе 18 устройства установлен единичный сигнал . Перед началом работы устройства на вход 20 устройства подается отрицательный импульс, который сбрасывает одноразрядные сум" маторы 2.i четвертой строки в нулевое состояние, при этом на выходах суммы и переноса устанавливаются нулевые

После подачи на тактовый вход 9 сигнала "1", по которому осуществляется запоминание промежуточного результата, на выходах сумматоров 2,1 четвертой строки, а также запрет обработки сумматорами 2. i четвертой строки поступающей информации, вычисление продолжается в сумматорах

1.i первой и 2.i второй строк. 3а время вычислений в первых двух стро5 150104 ках осуществляется считывание разрядов СЗ и С4 произведения С с выхода

10 произведения устройства и подача разрядов В7 и В8 множителя В на разряды 7.3 и 7.4 второго информацион5 ного входа устройства. Процесс продолжается циклически. Когда все и разрядов множителя В будут поданы, на всех разрядах входа ? устанавливается сигнал "0", а процесс вычисления не прекращается до получения всех 2.i разрядов произведения С с выхода 10 произведения устройства..

При необходимости ускорения получения результата вычисление можно закончить сразу же после ввода разрядов Вд, и В„ множителя В и суммирования их частных произведений.

Тогда на выходах суммы и переноса сумматоров 2.i четвертой строки получится двухразрядный код старших разрядов произведения С, который после суммирования на сумматоре с ускоренным переносом даст значение 25 старших разрядов произведения С.

Наличие в устройстве входа 13 расширения разрядности устройства позволяет не только наращивать разрядность, но и использовать их для 30 подачи входных наборов в режиме проверки.

Входы 14-17 задания тестовых кодов устройства используются только в режиме проверки. Во время вычислений они отключены от матрицы и на них могут быть произвольные значения сигналов .

В режиме проверки проверяется соответствие таблицы истинности вычис40 ленной ячейки, включающей в себя сумматор 1.i (2.i) и элемент И матрицы

3 на всех возможных наборах на информационных входах, а также проверяются коммутаторы групп 4, 5, цепи обратной связи и цепи такта и сброса сумматоров 2.i второй и четвертой строк матрицы, Все устройство проверяется на семнадцати входных наборах за 20 циклов считывания. Число входных наборов и время проверки, т,е. число циклов считывания, не зависит от разрядности матрицы.

Временная диаграмма работы устройства в режиме проверки приведена на фиг,4. Контроль устройства начинается с проверки четвертой строки матрицы. Вначале проверяется блокировка

3 6 информационных входов и сброс в ну:»вЂ” вое состояние одноразрядн1 х сумматоров 2.i четвертой строки. Для этого на тактовом входе 8 устройства устанавливается сигнал "1", когорый запрещает вычисление информации, появляющейся на входах сумматоров 2.i четвертой строки, Одновременно подается отрицательный импульс на установочный вход 20 устройства, который сбрасывает сумматоры 2.i четвертой строки в нулевое состояние. На тактовом входе 8 устроцства устанавливается сигнал "О", а на установочном входе 19 устройства — "1", что переводит сумматоры 2.i второй строки матрицы в режим суммирования. На входе 18 задания режима работы устройства устанавливается сигнал "0", по которому коммутаторы групп 4 и 5 подключают входы 14-17 задания констант устройства ко вторым и третьим информационным входам сумматоров 1.i первой строки матрицы. На входы 6, 7, 1317 устройства соответственно подается входной набор (» .. ° 11; »11; 1111„

1; 1; 1; 1; ), обеспечивающий на информационных входах сумматоров матрицы появление тестового набора (1111) . Если в устройстве нет неисправности, то на выходе 10 произведения устройства считываем код 0»1, а на дополнительных выходах 11 и 12 устройства все нули. Наличие "1" на

I выходах 11 или 12 соответствует неисправности в одном из сумматоров 2.i четвертой строки марицы.

После проверки сумматоров 2.i четвертой строки на блокировку и сброс проверяется их работа на суммирование, неисправность "константный "0" на выходах коммутаторов групп 4 и 5, а также проверяются все ячейки матрицы на тестовый набор (1111). Для этого на тактовом вхоце 9 устройства устанавливается сигнал "0", снимающий блокировку сумматоров 2.i четвертой строки и разрешающий суммирование.

Через время, равное времени задержки сигнала в сумматоре, осуществляется считывание.

При отсутствии неисправности в. устройстве на выходах 10-12 устройства будут все единицы.

После этого переходим к проверке блокировки информационных входов и сброс в нулевое состояние сумматоров

2.i второй строки. Лля этого на входы

1501043

6, 7, 13 — 17 устройства подается входной набор (11...11;1100;1100;1;1;

1; 1;) . На тактовь|й вход 8 устройства подается сигнал "1",блокирующий инфор5 мационные входы сумматоров 2. второй строки, а на установочный вход 19 устройства подается отрицательный импульс, который сбрасывает сумматоры 2.i второй строки в нулевое состояние. Через время, равное времени вычислений в двух строках, производится считывание выходной информации.

На выходах 11 и 12 устройства будут все нули, а на выходе 10 произведения 15 устройства — код 0001.

После проверки сумматоров 2.i второй строки необходимо проверить цепи обратной связи на обрыв, переключение коммутаторов групп 4 и 5 на обратную связь и неисправности типа "константная "1" на выходах коммутаторов групп 4 и 5. Одновременно будут проверяться все ячейки матрицы на тес° товом наборе 0000. Входной набор 25 (00...00; 0000; 0000; 1;. 1; 1; 1;) подается на входе 6, 7, 1 3-1 7 устройства.

С выходов сумм и переносов сумматоров 2.i четвертой строки на первые входы коммутаторов групп 4 и 5 по обратным связям поступают сигналы "0".

На тактовый вход 9 устройства подается сигнал "1", по которому про" изводится запоминание информации в сумматорах 2.i четвертой строки и блокировка их информационных входов.

На вход 18 задания режима работы устройства подается сигнал "1", по которому происходит подключение первых входов коммутаторов к информационным входам сумматоров 1.i первой строки. На тактовый вход 8 устройства подается сигнал "О", который переводит сумматоры 2 ° i второй строки в режим суммирования. Через время, рав- „, Ное задержке распространения сигналов через коммутаторы групп 4 и S и сумматоры первых двух строк, на тактовый вход 8 устройства подается

ЕЕ 11 сигнал 1 ° Происходит запоминание результата вычислений и блокировка

50 информационных входов в сумматорах.

2. i второй строки матрицы. На тактовый вход 9 устройства подается сигнал "0", снимаюший блокировку информационных входов сумматоров 2.i четвертой строки и разрешающий суммирование. Через время, равное speЭ ° мени вычислений в сумматорах, пройзводится считывание результата с выходов устройства. На выходах 10-12 устройства все нули.

Так как проверка сумматоров 2.ь второй и четвертой строк матрицы на блокировку и сброс проведена, то при дальнейшем контроле для сокращения времени проверки эти сумматоры устанавливаются в режиме суммирования.

Для этого на.тактовые входы 8,9 уст: ройства подается сигнал "0", а на установочные входы 19, 20 устройст т1и

Для проверки ячеек матрицы на тесвый набор (1001) подается входной набор (11...11; 0000; 1111; 0; 1;

0; 1;). Через время Т, равное времени задержки в коммутаторах групп

4, 5 плюс время вычислений во всех сумматорах матрицы, считывается результат. На выходе 10 произведения устройства - код 1 11 1, на выходе устройства — 11...11, на выходе 12 устройства — 00 ° .00, На следующем шаге проводится проверка обратных связей на замыкание линий. Для этого используются результаты предшествующей проверки, так как на выходах сумм сумматоров 2.i четвертой строки все единицы, а на выходах переносов — все нули. Подав на вход 18 задания режима работы устройства сигнал "1", включаем обратную связь. Информация с выходов сумм и переносов сумматоров 2.i четвертой строки поступает на информационные входы сумматоров

1 ° i первой строки. Через время Т считывается результат, который, если нет неисправностей, равен предыдущему, т,е, на выходах 10 и 11 устройства все единицы, а на выходе 1.2 устройства — все нули.

Для проверки замыканий обратных связей на инверсных сигналах подается входной набор (00...00у 0000у

0101; 1; 0; 1; 1 ), с помощью которого на первом шаге проверяются все ячейки матрицы на тестовых наборах, (0100) и (1100), построчно, т.е. к ячейкам нечетных строк подается набор (0100), а к ячейкам четных строк матрицы набор (1100). Для подачи входного набора на матрицу на вход 18 устройства подается сигнал "О". Через время Т счить|вается результат. На выходе 10 произведения устройства - код

1501043

0101, на выходе « — все нули, . на выходе 12 — все единицы.

Теперь для проверки ячеек на тестовых наборах (1100) и (0100) необходимо подать на вход 18 устройства сигнал "О" и входной набор (00...00;

0000р 1010; 1; 1; 1; 1). Этот вход- ной набор обеспечивает подачу на входы ячеек нечетных строк тестовый набор («00), а на входы ячеек четных строк тестовый набор (0100). Черезвремя Т> считывается результат: на выходе 10 произведения устройствакод 1010, на выходах 11, 12 — все 15 единицы.

При подаче следующего входного набора (00...00; 11« 0101; 1; Ор

1; О) на входы ячеек нечетных строк подается тестовый. набор (0100), а на входы ячеек четных строк — (1110) .

С выходов считывается результат: на выходе 10 устройства - код 0101, на. выходах 11, 12 — соответственно нули и единицы. Подача входного на- 25 бора (00...00; 1111; 1010; 1; 1;

1; 1) изменяет значения тестовых наборов. Теперь на входы ячеек нечетных строк подается тестовый набор (1110), а на входы ячеек четных

30 (0110) . С выходов считываем результат: на выходе 10 устройства — код

1010, на выходах 11, 12 — все еди"" ницы.

Входной набор («...11; 0101;

0101 1; О; 1; О) подает на вхоДы ячеек нечетных строк тестовый набор (0101), а на входы ячеек четных строк — 1011. Результат проверки имеет вид: на выходе 10 устройст- 40 ва — код 0101, на выходе 11 - все нули, на выходе 12 — все единицы.

Следующий входной набор (11...11;

1010; О; 1; О; 1) изменяет подачу тестовых наборов (1011) и 0101. На входах ячеек нечетных строк тестовый. набор (10«), а на входах ячеек четных строк — 0101. С выходов читывается результат: на выходе 10 устройства — код 1010, на выходах 11 12 — все единицы и все.нули соответственно.

Следующие четыре входных набора (11 11 0101 0000 1 1 О 0j) (11... »; 1010; 0000; 1; 0; О; О), (»...«, 1010; 0101; 0; 0; 1; 0 ), (11 ° .. 11; 0101; 1010; О; О; 1; 1) организуют подачу ко всем ячейкам матрицы тестовых наборов (0001), (00«), (0» 1), (»01) . Причем при подаче одного из четырех входных наборов к ячейкам матрицы подаются все четыре тестовых набора. Например,для входного набора (11... «; 0101 0000;

1; 1; 0; 0) на входы ячеек нечетных строк будут поданы тестовые наборы (1101) и (0001). Причем к нечетным ячейкам этих строк будут поданы тестовые наборы (1101), а к четным— (0001).

Аналогично организуется подача тестовых наборов (0«1) и (00«) к ячейкам четных строк. Соответственно для первого входного набора на выходе 10 устройства будет код 0000, на выходах «, 12 — коды 10...10 и 01...

01 соответственно. При втором входном наборе на выходе 10 устройства будет код 0000, на выходах «, 12— коды 00...00 и 01...01 соответственно. Для третьего входного набора на выходе 10 устройства будет код 0101. на выходах 11, 12 — код 00...00 и

10...10 соответственно. При четвертом входном наборе на выходе (О устройства будет код 1010, на выходах

«, 12 — коды 0101 и 1010 соответственно.

Следующие входные наборы (00...00;

00004 1111 О, 1 О 1) (00...00

1 « 1; 0000; О; О; О; О) и (00...00;

« 11; » «; О; 1; О; 1) организуют подачу ко всем ячейкам тестовых наборов (1000), (0010) и (1010). Причем при подаче определенного входного набора на входы всех ячеек матрицы подается один из указанных тестовых наборов. Для первого входного набора на выходах 10-12 устройства при правильной его работе будут присутствовать коды 1111; » ...11; 00...00 соответственно. При втором входном наборе на выходах 10, 11, 12 устройства должны появиться коды 0000;

00...00; 00...00 соответственно. Для третьего входного набора на выходах

10, 11, 12 устройства должны появигься коды « 11; « ...11; 00...00 соответственно.

При соответствии всех выходных наоров правильным значениям кодов проверка устройства заканчивается. На тактовые входы 8, 9 устройства и вход

-18 задания режима работы устройства подается единичный сигнал, а на вход

20 — отрицательный импульс, обнуляю1501043

12 щий сумматоры 2. 1-2.п четвертой строки матрицы..

1 (Таким образом, устройство проверяется за двадцать тактов на и тестовых 5 наборах независимо от его разрядности.

Формула изобретения

Устройство для умножения, содержа- 10 щее матрицу элементов И и матрицу одноразрядных сумматоров, сумматоры р-й и 2р-й строк которой (p — произвольное целое число) содержат девять элементов И, два элемента ИЛИ, четыре элемента НЕ и элемент задержки, сумматоры остальных строк матрицы содержат семь элементов И, три элемента

НЕ и два элемента ИЛИ, причем .первые входы элементов И i-го столбца матри- 20 цы (1 i «c n, где n — количество разрядов первого операнда) соединены с -м разрядом первого информационного входа устройства, вторые входы элементов И j-й строки матрицы (1 (2р) соединены с j-м разрядом второго информационного входа устройства, выходы элементов И матрицы соединены с первыми информационными входами соответствующих одноразрядных 30 сумматоров матрицы, выход переноса каждого предыдущего одноразрядного сумматора i-ro столбца матрицы соединен с вторым информационным входом последующего одноразрядного сумматора того же столбца матрицы, выход суммы (i+1)-го одноразрядного сумматора i-й строки матрицы соединен с третьим информационным входом i-ro одноразрядного сумматора (j+1)-й 40 строки матрицы, выходы суммы одноразрядных сумматоров первого столбца матрицы образуют. выход произведения устройства, в каждом одноразрядном сумматоре р-й и 2р-й строк матрицы 4 выходы первого, второго, третьего, четвертого и пятого элементов И соединены с входами первого элемента

ИЛИ, выход которого является выходом суммы одноразрядного сумматора, выходы шестого, седьмого, восьмого и девятого элементов И соединены с входами второго элемента ИЛИ, выход которого является выходом переноса одноразрядного сумматора, вход первого элемента НЕ, первые входы первого, четвертого, седьмого и восьмого элементов И подключены к первому информационному входу одноразрядного сумматора, выход первого элемента НЕ соединен с первыми входами второго и третьего элементов И, вход второго элемента НЕ, первый вход .шестого элемента И и вторые входы первого, третьего и восьмого элементов И подключены к второму информационному входу одноразрядного сумматора, выход второго элемента НЕ соединен с вторыми входами второго и четвертого элементов И, вход третьего элемента НЕ, второй вход седьмого элемента И и третьи входы первого и второго элементов И подключены к третьему информационному входу одноразрядного сумматора,выход третьего элемента НЕ соединен с третьими входами третьего и четвертого элементов И, вход элемента задержки и первые входы пятого и девятого элементов И подключены к тактовому входу одноразрядного сумматора, выход элемента задержки через четвертый элемент НЕ соединен с четвертыми входами первого, второго, третьего и четвертого элементов И, вторым входом шестого элемента И и третьими входами седьмого и восьмого элементов И, вторь е входы пятого и девятого элементов И подключены к установочному входу устройства, выходы первого и второго элементов

ИЛИ соединены с третьими входами пятого и девятого элементов И соответственно, в одноразрядных сумматорах остальных строк матрицы выходы первого, второго, третьего и четвертого элементов И соединены с входами первого элемента ИЛИ, выходы пятого, шестого и седьмого элементов

И соединены с входами второго элемента ИЛИ, выходы первого и второго элементов ИЛИ являются выходами суммы и переноса одноразрядного сумматора соответственно, вход первого элемента НЕ, первые входы первого, четвертого, шестого и седьмого элементов И подключены к первому информационному входу одноразрядного сумматора, выход первого элемента НЕ подключен к первым входам второго и третьего элементов И, вход второго элемента НЕ, вторые входы первого, третьего и седьмого элементов И и первый вход пятого элемента И подключен к второму информационному входу одноразрядного сумматора, выход второго элемента НЕ соединен с первыми

)3 входами второго и четвертого элементов И, вход третьего элемента НЕ, третьи входы первого и второго элементов И и второй вход шестого эле5 мента И подключены к третьему информационному входу одноразрядного сумматора, выход третьего элемента НЕ соединен с третьими входами третьего и четвертого элементов И, тактовые входы одноразрядных сумматоров р-й и

2р-й строк матрицы подключены соответственно к первому и второму тактовым входам устройства, установочные входы одноразрядных сумматоров р-й и 2р-й строк матрицы подключены соответственно к первому и второму установочным входам устройства, третьи информационные входы одноразрядных сумматоров и-го столбца матрицы О образуют вход расширения разрядности устройства, выходы суммы одноразрядных сумматоров 2р-й строки матрицы, кроме первого, образуют первую группу контрольных выходов устройства, выходы переносоВ всех одноразрядных сумматоров 2р-й строки матрицы образуют вторую группу контрольных выходов устройства, о т л и ч а ю щ Ее с я тем, что, с целью повышения быстродействия устройства, в него введены две группы коммутаторов, в каждый одноразрядный сумматор р-й и

2р-й строк матрицы введены пятый элемент НЕ и третий элемент ИЛИ, в одноразрядные сумматоры остальных строк

35 матрицы введены четвертый элемент НЕ и третий элемент ИЛИ, причем выходы переноса одноразрядных сумматоров 2р-й строки матрицы соединены с

40 первыми информационными входами соответствующих коммутаторов первой группы, выходы которых соединены с вторыми информационными входами соответствующих одноразрядных сумматоров первой строки матрицы, выходы суммы

1-х одноразрядных сумматоров 2р-й строки матрицы (2 1, п) соедйнены с первыми информационными входами соответствующих коммутаторов второй

«ас группы, выходы которых соединены с третьими информационны. и вхоламн (1-1)-х одноразрядных сумматоров первой строки матрицы, вторые информационные входы нечетных коммутаторов первой группы подключены к первому входу задания тестовых кодов устройства, вторые информационные входы четных коммутаторов первой группы подключены к второму входу задания тестовых кодов устройства, вторые информационные входы нечетных коммутаторов второй группы и вторые информационные входы четных коммутаторов второй группы подключены соответственно к третьему и четвертому входам задания констант устройства, управляющие входы коммутаторов первой и второй групп подключены к входу задания режима работы устройства, четвертые информационные входы всех одноразрядных сумматоров каждого

i-ro столбца матрицы соединены с i-м разрядом первого информационного входа устройства, пятые информационные входы всех одноразрядных сумматоров каждой )-й строки матрицы соединены с j-м разрядом второго информационного входа устройства, в каждом одноразрядном сумматоре р-й и 2р-й строк матрицы вход пятого. элемента НЕ и первый вход третьего элемента ИЛИ подключены соответственно к четвертому и пятому информационным входам одноразрядного сумматора, выход пятого элемента НЕ соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с третьим входом шестого элемента И, в остальных строках матрицы в каждом одноразрядном сумматоре вход четвертого элемента НЕ и первый вход третьего элемента ИЛИ подключены соответственно к четвертому и пятому информационным входам одноразрядного сумматора, выход четвертого элемента НЕ соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с вторым входом пятого элемента И.

1 501 043

1 501 043

Составитель В. Гречнев

Техред Л.Олийнык . Корректор Н. Король

Редактор О. Спесивых

Заказ 4868/44 Тираж бб8 Подписное

ВИИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, 1!осква, Ж-35, Раушская наб., д. 4/5

Производственно-издательскии комбинат Патент, r.Óæãîðîä, ул. Гаг р

ll и

Г а ина 101 о