Устройство для сопряжения процессора с группой блоков памяти

Устройство для сопряжения процессора с группой блоков памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, предназначено для использования в составе микроЭВМ в качестве внешнего запоминающего устройства, в котором в качестве блоков памяти могут использоваться накопители различных типов: ОЗУ, ПЗУ, ППЗУ, РПЗУ, и наиболее широкое применение может найти в качестве энергонезависимого запоминающего устройства с возможностью многократной смены информации при использовании в блоках памяти ППЗУ и РПЗУ. Ция расширение класса решаемых задач за счет обеспечения режимов работы с блоками памяти различных типов. Это достигается тем, что в устройство, содержащее канальный приемопередатчик, регистр адреса устройства, дешифратор адреса устройства и дешифратор управляющих сигналов, введены дешифраторы функциональных узлов, команд управления блоками памяти и адреса ячеек памяти, два дешифратора буферных регистров данных, триггер, группа регистров команд управления блоками памяти, группа регистров адреса ячеек памяти и группа буферных регистров данных. Устройство осуществляет при помощи буферных регистров данных согласование форматов данных, при помощи регистров адреса ячеек памяти - согласование форматов адреса процессора и группы блоков памяти. Наличие триггера позволяет осуществить запись данных в группу ППЗУ, имеющих время записи по одному адресу больше, чем время цикла вывода процессора. Наличие двух дешифраторов буферных данных и дешифратор адреса ячеек памяти позволяет уменьшить адресное пространство, которое занимает группа блоков памяти в адресном пространстве процессора. 5 ил.,2 табл.

СОЮЗ СОВЕТСНИХ.

СОЦИАЛИСТИ4ЕСНИХ

РЕСПУБЛИК (19) (И) (sn 4 G 06 F 13/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4248527/24-24 (22) 25.05,87 (46) 15.08.89. Бюл, № 30 (72) А.Ю.Шитиков, П.А,Бабкин, Г.А.Кабардин и Л.С.Коробков (53) 681,325 (088,8) (56),Авторское свидетельство СССР № 951315, кл. G 06 F 13/00; 1981.

Авторское свидетельство СССР № 1177820, кл. G 06 F 13/00, 1984, (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ГРУППОЙ БЛОКОВ ПАМЯТИ (57) Изобретение относится к вычис:лительной технике, предназначено для использования в составе микроЭВМ в качестве внешнего запоминающего уст.ройства, в котором в качестве блоков памяти могут использоваться накопители различных типов: ОЗУ, ПЗУ, ППЗУ, РПЗУ, и наиболее широкое применение может найти в качестве энергонезависимого запоминающего устройства с. возможностью многократной смены информации при использовании в блоках памяти ППЗУ и РПЗУ, Целью изобрете ния является расширение класса решаемых задач за счет обеспечения режимов работы с блоками памяти различИзобретение относится к вычислительной технике и может быть использовано при построении цифровых систем обработки данных и цифровых управляющих систем на основе микроЭВМ.

Цель изобретения — расширение класса решаемых задач з а счет обес2 ных типов. Это достигается тем, что в устройство, содержащее канальный

- приемопередатчик, регистр .адреса устройства, дешифратор адреса устройства и дешифратор управляющих сигналов, введены дешифраторы функциональных . узлов, команд управления блоками памяти и адреса ячеек памяти, два дешифратора буферных данных, триггер, группа регистров команд управления блоками памяти, группа регистров адреса ячеек памяти и группа буферных регистров данных, Устройство осуществляет при помощи буферных регистров данных согласование форматов данных, при помощи регистров адреса Я ячеек памяти — согласование форматов адреса процессора и группы блоков памяти. Наличие триггера позволяет осуществить запись данных в группу ППЗУ, С» имеющих время записи по одному адресу больше, чем время цикла вывода процессора, Наличие двух дешифраторов буферных данных и дешифратора адреса ячеек памяти позволяет уменьшить адресное пространство, которое занимает группа блоков памяти в адресном пространстве процессора, 7 ил., 2 табл. печения режимов работы с блоками памяти различных типов.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 и 3 — функциональные схемы блока управления и буфсрпого регистра; на фиг. 4 и 5— блок-схемы алгоритмов записи и чтения

3 1501071 одного слова; на фиг. 6 и 7 — временные диаграммы циклов записи и чтения одного слова, Устройство 1 содержит блок 2 уп5 равления, группу буферных регистров (буферов) 3 данных, группу регистров

4 ячеек памяти, группу 5 блоков 6 памяти.

Блок управления 2 содержит каналь-10 ные приемопередатчики 7, регистр 8 адреса устройства, дешифратор 9 функциональных узлов, дешифратор 10 адреса устройства, дешифратор 11 управляющих сигналов, дешифратор 12 регист- 15 ров команд управления блоками памяти, .триггер 13, группу регистров 14 команд управления блоками памяти, два дешифратора 15.1 и 15,2 данных, дешифратор 16 регистров адреса ячеек памяти.

Каждый буфер 3 данных (фиг. 3) состоит из регистра 17 данных и передатчика 18 данных с информационным выходом на три состояния.

На чертежах показаны также входы и выходы 19-27 внутриблочных и внешних связей устройства 1.

Устройство работает следующим образом.

Работа устройства 1 рассматривается на примере сопряжения группы 5. блоков 6 памяти с процессором, которые обмениваются с памятью программ и данных и с внешними устройствами 35 через магистраль 25, отвечающую требованиям ГОСТ 26 765.51-86. В этой магистрали для передачи адреса и данных используется один набор линий

АД15. ..АДОО, 40

Для обращения к внешним устройствам в магистрали имеется дополнительная линия 25.3 адресации ВУ (выборка устройства). Соответствие сигналов управления магистрали и предпагаемого 45 устройства приведены в. табл. 1.

Группа 5 блоков памяти, содержащая

М блоков 6 памяти, имеет..свои магист-, рали: магистраль 27 данных, число линий которой характеризует информационную длину слова каждого блока 6 памяти, магистраль 26 адреса, число линий которых характеризует информационную емкость каждого блока 6 памяти в словах, и магистраль 24 управления. В магистрали 24 управления для управления «дним. блоком 6 памяти, например, достаточно двух управляющих н и УО и УI, с ощь которых но передать четыре команды (табл, 2), Наличие в устройстве сопряжения буферов 3 данных, регистров 4 и регистров 14 позволяет согласовать форматы данных процессора и блоков 6 памяти и в то же время сжать адресное пространство группы блоков памяти

6 до нескольких адресов в адресном пространстве процессора.

Устройство в режимах записи информации в блоки 6 памяти и режиме чте— ния информации из блока 6 памяти работает следующим образом.

Исходное состояние.

При включении источник питания процессора вырабатывает в линии 25.2 сигнал "Уст" (" Сброс" ), который обнуляет триггер 13 и регистры 14. В этом случае по линиям управления всех блоков 6 пересылается код 00, поэтому работа всех блоков 6 памяти запрещена. Входы-выходы буферов 3 данных нахбдятся в высокоимпедансном состоянии, так как сигналы с выхода триггера 13 и выходов дешифратора 15,2 пассивны ("0").

Начало циклов обмена "Ввод" и "Вывод" выполняется одинаковым образом, Процессор на-линиях 25.1 и 25.3 вы- . ставляет адрес и сигнал "BY" если идет обращение к внешнему устройству. Приемопередатчик 7 находится в режиме передачи данных с магистрали

25 процессора на внутреннюю магистраль 19 устройства, поэтому адрес с магистрали 25 поступает на вход регистра 8 адреса, при этом на старший разрядный. вход этого регистра поступает сигнал "BY", Пбсле установления адреса, процессор устанавливает в линии 25.4 сигнал "OBM" который посту- пает на синхровход регистра 8 адреса, в результате адрес с магистрали 25.1 запоминается в регистре 8 на время действия сигнала от процессора "OBM"..

Информация о выходе регистра 8 поступает на вход дешифратора 10. Если процессор адресуется к одному иэ функциональных узлов устройства сопряжения: триггеру 13, к одному из регистров 14, к одному из буферов 3 или к одному из регистров 4, то на выходе дешифратора 10 появляется сигнал, разрешающий работу дешифратором 11 и 9, Так как с выхода регистра 8 на информационные входы дешифра50107!

55

5 1 тора 9 поступает код адреса одного из функциональных узлов, то один из выходов этого дешифратора активизируется, разрешая работу одному из функциональных узлов (триггеру 13 или одному из дешифраторон 12, 15, 1, 15,2, 16). На этом адресная часть цикла любого обмена завершается.

Цикл вынод, В этом цикле процессор после установки на магистрали сигнала "ОБМ" снимает с магистрали адрес и выставляет данные, предназначенные для вывода на магистраль. Эти данные через приемопередатчик 7 поступают на информационные входы функциональных узлов триггера 13, регистров 14 буферов 3 и гистрон 4. После установления данных на линиях 25.1 процессор на линии 25.6 выдает сигнал ДЗП, который для устройства 1 является сигналом Вывод". Этот сигнал поступает на вход дешифратора 11, так как работа этого дешифратора разрешена сигналом от дешифратора 10, то на его выходе появляется сигнал "Ответ".

Кроме того, сигнал "Вывод" поступает на стробирующий вход триггера 13 и входы разрешения дешифраторов 12, !

5.1 и 16. При этом произойдет следующее: если у дешифратора 9 активизирован выход разрешения триггера 13, то запись информации происходит в этот триггер (на его выходе появляется "0" или "1"). Если активизирован .один из выходов разрешения дешифраторов 12, 15.1, 16, то строб -записи появляется на одном из выходов выбранного дешифратора 12, 15.1, 16, при чем выбор выхода зависит от кода адреса на информационных входах этого. дешифратора, который поступает на информационные входы по группе младших разрядов адреса регистра 8. Этот строб записи заносит информацию от процессора в соответствующий регистр или регистр буфера 3 данных. Процессор, получив сигнал "Ответ, снимает сигнал "ДЗП", устройство 1 снимает сигнал Ответ", так как сигнал "Вывод" устройства снят, после чего процессор снимает данные с магистрали и сигнал "ОБМ". На этом цикл обмена вывод заканчивается.

Цикл ввод, В этом цикле процессор после установки н активное состояние сигнала OEM освобождает линии 25.1 адреса данных и выставляет на липин

25.6 сигнал "ДЧТ", который для устройства 1 является сигналом "Ввод".

Хотя н этом цикле может быть адресация к любому из регистров устройства

1, но считываются действительные данные только н том случае, если идет обращение к одному из буферов 3 данных. Рассмотрим этот случай. На вход разрешения дешифратора 15,2 поступает сигнал от дешифратора 9 адреса функциональных узлов, а на второй вход разрешения — сигнал "Ввод", при этом активизируется тот ныход дешифратора 15.2, код адреса которого находится на информационном входе этого дешифратора. Сигналом с активизированного выхода дешифратора 15,2 разрешается передача информации с магистрали данных блоков 6 памяти через соответствующий буфер 3 данных на вход приемопередатчика 7. В это же время сигнал "Ввод" поступает на вход дешифратора 11, работа которого разрешена сигналом с выхода дешифратора 10. Поэтому на выходе дешифратора 11 появляется сигнал "Ответ" и сигнал считывания приемопередатчика 7. По этому сигналу приемопередатчик 7 переключается на передачу информации с информационного входа на информационный вход-выход устройства 1, поэтому данные с выхода одного из буферов 3 данных (тем самым с части магистрали данных блоков 6 памяти) транслируются на магистраль процессора, Процессор, получив сигнал "Ответ" от устройства 1, считывает данные и снимает сигнал

ДТЧ, а следовательно, и сигнал

"Ввод" с магистрали. Далее устройство 1 снимает сигнал "Ответ", приемопередатчик 7 переключается в исходное состояние, прекращается передача информации через буфер 3 данных. Процессор снимает сигнал "ОБМ" и на этом цикл обмена "Ввод заканчивается.

В алгоритмах для циклов записи и чтения одного слова блоков б памяти (фиг, 4 и 5) приняты обозначения:

Х вЂ” константа или имя константы;

ЯХ вЂ” константа есть абсолютный адрес; (Х) — содержимое ячейки или реги. стра Х есть данные;

Я(Х) — содержимое ячейки или регистра Х есть абсолютный адpLE 1

15010!1

R; — имя регистра с номером i.

Для случая сопряжения устройства

1 с восемью блоками 6, емкостью по

64К )6-разрядных слов каждый узлы имеют адреса:

176000<-1760368 Буферы данных 3

176040 . Триггер 13

1760428 . Регистр 14 управ ления блоками па- 10 мя ти

176044 Регистр 4 адреса ячеек памяти.

Коды команд управления блоками 6 памяти. 15

0 Невыбор

1 Чтение2 Запись

3 Невыбор

Комментарии к алгоритму.на фиг.4: 20

l †RO содержит начальный адрес данных в памяти процессора; Rl используется при обращении к устройству сопряжения 1; R2 содержит текущий адрес ячейки памяти блока 6 памяти. 25

2 - в Rl занесен адрес нулевого буфера 3 данных, 3 — одно слово из памяти процессора (16 бит) занесено в один из буферов 3 данных, Проведен инкремент ад- 30 ресов в регистрах RD u RT. При обмене словами инкремент адреса равен 2, 4 — во все буферы данных занесена информация из памяти процессора.

5 — выходы регистров буферов 3 данных подключены к магистрали данных блока б памяти, В R! находится адрес регистра 4 адреса ячеек памяти.

6 — в регистр 4 адреса ячеек памяти занесен текущий адрес ячейки па- щ мяти.

7 — подана команда записи на время 50 мс.

8 — команда записи снята, триггер

13 обнулен.

9 — запись одного слова блока памяти, равного 256 -бит, проведена.

Комментарии к алгоритму на фиг.5:

1 — RO содержит начальный адрес массива памяти процессора, куда счи50 тывается информация из блока 6 памяти. Рl используется при обращении к ,буферам 3 данных. R2 содержит текущий адрес ячейки памяти блока 6 памяти.

2 — в регистр 4 адреса ячеек па55 мяти занесен адрес ячейки памяти; в регистр 14 управления блоком памяти занесена команд чтения; в R1 занесен адрес луп IRol.o буфера 3 данных, 3 — в память процессора осуществлена пересылка части слова из блока

6 памяти (16 бит); адреса памяти процессора и буфер 3 данных инкрементированы.

4 — команда чтения снята.

5 — чтение одного слова блока памяти, равного 256 бит, проведено.

На временных диаграммах циклов записи и считывания одного слова (фиг. 6-и 7) обозначено: Tl Т7, Т9...,,Т12 — циклы обмена "Вывод", процессора; Т13,. Т14 — цикл обмена

"Ввод" процессора; Т8 — цикл -записи одного слова; Т15 — цикл считывания одного слова; t „ - время, необходимое для записи одного слова в ячейку памяти блока 6 памяти, Цикл памяти одного слова осуществляется следующим образом.

Циклы Tl,...;Т2 — последовательная запись информации в регистры 17 буферов 3 данных;

Цикл ТЗ вЂ” запись информации в триггер 13, т.е. включение сигнала чтения данных из регистров 17. По фронту сигнала "Вывод" данные заносятся в триггер 13, вследствие этого разрешается считывание из регистров

17 и информационное слово из регистров 17 поступает на магистраль 19 данныхв

Циклы Т4...,T5 — запись информации в регистры 4 адреса, запись в; устройство адреса выбранной ячейки блока 6 памяти. По фронту сигналов

"Вывод" адрес поступает на,,магистраль адреса блоков 6 памяти, Цикл Тб — запись информации в регистр 14, по фронту сигнала "Вывод" происходит установка команды записи на входах управления требуемого блока 6 памяти. С этого момента начиИается запись в этот блок.

Процессор отсчитывает время и необходимое для записи одного слова в блок 6 памяти, если он выполнен на элементах памяти со временем записи большим, чем время выполнения цикла обмена "Вывод" процессора Если блок

6 памяти выполнен на ОЗУ, время не отсчитывается, Цикл Т7 — зацись информации в регистр 14 команд управления блоками памяти, по окончании времени t „„ процессор снимает команду записи с

1501071 входов управления соответствующего блока 5 памяти. Цикл записи одного слова Т8 заканчивается.

В цикле записи одного слова порядок выполнения циклов обмена процессора Tl T5 может быть произволь ным. Цикл ТЗ выполняется -.îëüêî один раз, перед запись первого слова, Цикл считывания одного слова осу- 10 ществляется следующим образом, Циклы Т9. ..Т10 — запись информации в регистры 4 адреса, запись в устройство адреса выбранной. ячейки памяти; 15

Цикл Тl! — запись информации в триггер 13, снимается сигнал разрешения чтения данных из регистров 17, выходы регистров 17 переводятся в третье состояние, Цикл Tll выполняется только в том случае, если перед считыванием осуществлялись цикл записи в блок 6 памяти;

Цикл Т12 — запись информации в регистр 14 команд управления блоками памяти, по фронту сигнала Вывод" на входах управления требуемого блока

6 памяти устанавливается команда чтение, после установки этой команды через время выборки, определяемое типом микросхем памяти блока 6 памяти, на магистрали данных блоков 6 памяти появляются считываемые данные, кото рые поступают на входы передатчика, данных буферов 3 данных; 35

Циклы TI3,... Ò14 — последовательное считывание информационного сло4 ва с магистрали данных блоков 6 памяти через передатчики 18 данных буферов 3 данных, 40

В дальнейшем выборка очередного слова осуществляется процессором записью в устройство соответствующего адреса ячеек памяти, если считывание осуществляется из одного блока 6 па- 45 мяти. Если считывание осуществляется из разных блоков 6 памяти, то после окончания очередного цикла считывания слова, процессор должен снимать команду чтения с управляющих входов блока 6 памяти, а после записи в устройство нового адреса ячейки памяти нового блока 6 памяти устанавливать команду чтения на входах управления этого блока 6 памяти. 55

При выполнении цикла считывания одного слова Т15 порядок выполнения циклов обмена процессора Т9,,...,Ò12, а также циклов Т13,.. °,Т14 может быть произвольным, Формула изобретения

Устройство для сопряжения процессора с группой блоков памяти, содержащее канальный приемопередатчик, регистр адреса, дешифратор адреса устройства и дешифратор управляющих сигналов, причем вход-выход канального приемопередатчика является входом-выходом устройства для подключения к адресно-информационной шине процессора, а вход считывания — соединен с первым выходом дешифратора управляющих сигналов, первый и второй входы которого являЮтся соответствующими входами устройства для соединения с выходами сигналов «Ввод" и пВывод" процессора, а третий вход подключен к выходу дешифратора адреса устройства, группой входов соединенного с группой выходов регистра адреса, вход которого соединен с выходом канального приемопередатчика, синхровход является входом устройства для подключения к синхронизирующим выходам процессора, о т л и ч аю щ е е с я тем, что, с целью расширения класса решаемых задач за счет обеспечения режимов работы с блоками памяти различных типов, в него введены группа регистров команд управления блоками памяти, триггер, группа буферных регистров данных, дешифратор функциональных .узлов, дешифратор команд управления блоками памяти, дешифратор адреса ячеек памяти, группа регистров ячеек памяти и два дешифратора данных, причем информационные входы регистров команд управления блоками памяти группы соединены с первыми информационными входами-выходами буферных регистров данных группы, информационными входами регистров адреса ячеек памяти группы, информационным входом триггера и выходом и информационным входом канального приемопередатчика, группа выходов регистра адреса устройства соединена с группами информационных входов дешифратора команд управления блоками памяти, дешифратора адреса ячеек памяти, первого, вторОго дешифраторов данных и дешифра ора фупкциональных узлов, входом

1501071

Т а б л и ц а 1

УСТ

Процессор

Сброс

То же

Синхровход

СИЛ

ОБМ

ДЧТ

Ввод

ДЗП

Вывод

Выборка устройства

Устройство сопряжения или BY

Ответ

0ТВ разрешения подключенного к выходу дешифратора адреса устройства, а первым — четвертым выходами соединенного соответственно. с входом разре5 шения записи триггера, первым входом разрешения дешифратора команд управления блоками памяти, первыми входами разрешения первого и второго дешифраторов данных и первым входом 1ð разрешения дешифратора адреса ячеек памяти, группа выходов которого соединена с синхровходами регистров ячеек памяти группы, выходы которых образуют группу выходов устройства для подключения к магистрали адреса блоков памяти группы, выходы регистров команд управления блоками памяти образуют группу выходов устройства для подключения к магистрали управления рО блоков памяти группы, а синхровходы соединены, с группой выходов дешифратора команд управления блоками памяти, второй вход разрешения которого соединен с входом устройства для подклю- 25 чения к выходу сигнала "Вывод процессора и соединен с сирхровходом триггера и вторыми входами разрешения дешифратора адреса ячеек памяти

Сигнал Сигнал уст- Источник магистр. ройства сигнала и первого дешифраторэ данных, группа выходов которого соединена с входами записи буферных регистров данных группы, вторые информационные входывыходы которых образуют группу входоввыходов устройства для подключения к магистрали данных блоков памяти группы, а входы разрешения передачи соединены с группой выходов второго дешифратора данных, второй разрешающий вход которого соединен с входом устройства для подключения к выходу сигнала "Ввод" процессора, входы разрешения чтения буферных регистров данных соединены с выходом триггера, вход сброса которого соединен с входами сброса регистров команд управления блоками памяти и является входом устройства для подключения к выходу сигнала "Сброс" процессора, вход старшего информационного разряда регйстра адреса устройства и второй выход дешифратора управляющих сигналов являются соответственно входом и выходом устройства для подключения выхода выработки и син хронизирующего входа процессо с> ра.

Операция в магистради

Установка в исходное состояние

Фронт сигнала — признак достоверности адреса, срез — конец обмена.

Цикл ввода данных в процессор

Цикл вывода данных из процессора

Служит признаком обращения к регистрам внешних устройств

Информирует процессор о том, что данные приняты (цикл-вывод) или данные установлены на линиях

АД 1 5 у ° ° е, АДОО (цикл-ВВОД) р

1501071

Таблица 2

Код

Назначение команды

У1 УО

0 0

0 1

1 О.

1 1

Невыбор блока памяти (запрет блока памяти)

Чтение информации из блока памяти

Запись информации в блок .памяти

Стирание информации — для блоков памяти на основе ППЗУ с электрическим стиранием и записью информации

Запрет блока памяти — для блоков памяти на основе ППЗУ с электрической записью и ультрафиолетовым стиранием информации

1 501 071

I !

И Хо а Э

4у„4

Р D

1 I

1 50! 071

1501071

Составитель В.Бертлиб

Редактор Л,Пчолинская Техред М,Ходанич

Корректор О.Ципле

Заказ 4870/46 Тираж 668 Подписное

БНИИПИ Государстненнога комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Я-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент", г. Ужгород, ул. Гагарина, 101