Устройство для приема дискретной информации

Устройство для приема дискретной информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике передачи дискретной информации. Цель изобретения - повышение помехоустойчивости. Устройство для приема дискретной информации содержит усилитель-ограничитель 8, блок 9 автоматической регулировки усиления (АРУ), блок 10 выделения адресного сигнала, блок АЦП 11, БЛОК 12 ФОРМИРОВАНИЯ, ТОЧЕК ОТСЧЕТА, ОПОРНЫЙ ГЕНЕРАТОР 13, ГЕНЕРАТОР 14 ПОЛЯ ГАЛУА, ПЕРЕМНОЖИТЕЛЬ 15 И БЛОК 16 БЫСТРОГО ПРЕОБРАЗОВАНИЯ (ББП) УОЛША. ЦЕЛЬ ДОСТИГАЕТСЯ ПУТЕМ ОБЕСПЕЧЕНИЯ ЦИФРОВОЙ ОБРАБОТКИ ПРИНИМАЕМОГО СИГНАЛА С ПОМОЩЬЮ КАНАЛА ОБРАБОТКИ, СОСТОЯЩЕГО ИЗ БЛОКА АРУ 9, блока АЦП 11, перемножителя 15 и ББП 16. 1 з.п.ф-лы, 13 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (1) Н 04 L 25/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

Н А BTOPCHGMY СВИДЕТЕЛЬСТВУ (21) 432 3125/24-09 (22) 02.11.87 (46) 15.08.89. Бюл. М 30 (72) В.В.Зубарев, Г>.П.Новиков, Я.С»Язловецкий и М.E.Макаренко 53) 621.394.14(088.8) (56) Авторское свидетельство СССР

995355, кл. H 04 I, 3/00, 1981.

{54) УСТРОЙСТВО ДЛЯ ПРИЕМА дИСКРЕТПОЙ ИНФОРМАЦИИ (57) Изобретение относится к технике передачи дискретной информации. Цель

ii обретения — повышение помехоустой2 чивости. Устройство для приема дискретной инфог нации содержит усилительограничитель 8, блок 9 автоматической регулировки усиления (АРУ). блок

10 выделения адресного сигнала, блок

АЦП 11, блок 12 формирования точек отсчета, о.1орный генератор 13, генератор 14 поля Галуа, перемножитель

15 и блок 16 быстрого преобразования (ББП) Уолша. Цель достигается путем обеспечения цифровой обработки принимаемого сигнала с помощью канала обработки, состоящего из блока

АРУ 9, блока АЦП 11, перемножителя

15 и ББП 16. 1 э.п. ф-лы, 13 ил.

1298

1О

20 шифратор 61, дешифратор 62 итераций.

Второй коммутатор 24 содержит элемент НЕ 63, элементы И 64, 65, регистры 66, 67 памяти, ячейку 68 коммутации, блок 69 инверсии.

Решающее устройство 25 содержит

30 регистр 70 памяти, ключи 71 и 72, регистр 73 памяти, блок 74 сравнения, е

Устройство для приема дискретной информации работает следующим образом.

На передающей стороне (фиг. 1) сообщение в виде последовательности

Блок 11 АЦП содержит АЦП 26, блок

27 сравнения, блок 28 разделения,,сумматоры 29, 30, регистры 31 — 34 памяти, блок 35 сравнения..3 150

Изобретение относится к технике передачи дискретной информации и может использоваться при построении синхронных и асинхронных систем передачи дискретной информации.

Целью изобретения является повышение помехоустойчивости путем цифровой обработки принимаемого сигнала.

На фиг. 1 изображена структурная электрическая схема устройства для передачи дискретной информации; на

1 фиг. 2 — схема устройства для приема дискретной информации; на фиг. 3— блок быстрого преобразования Уолша; на фиг. 4 — блока аналого-цифрового преобразования; на фиг. 5 — блок выделения адресного сигнала;на фиг.б— блок формирования точек отсчета; на фиг. 7 — генератор поля Галуа; на фиг. 8 — схема первого коммутатора; на фиг. 9 — формирователь управляющих сигналов; на фиг. 10 — схема второго коммутатора; на фиг. 11 — решающее устройство; на фиг. 12 — временные диаграммы работы устройства; на фиг. 13 — временные диаграммы работЫ блока быстрого преобразования

Уолша.

Устройство передачи дискретной информации содержит блок 1 памяти, I блок 2 записи, регистры 3, 4 сдвига, блоки 5, 6 сумматоров по модулю два, сумматор 7 по модулю два.

Устройство для приема дискретной информации содержит усилитель-ограничитель 8, блок 9 автоматической регулировки усиления (АРУ), блок 10 выделения адресного сигнала, блок 11 аналого-цифрового преобразования (АЦП)., блок 12 формирования точек отсчета, опорный генератор 13, генератор 14 поля Галуа, перемножитель

15, блок 16 быстрого преобразования

Уолша.

Блок 16 быстрого преобразования

Уолша содержит счетчик 17, блок 18 элементов ИЛИ, первый коммутатор 19, оперативные запоминающие устройства (ОЭУ) 20 и 21, формирователь 22 управляющих сигналов, сумматор 23, второй коммутатор 24, решающее устройство 25.

Блок 10 выделения адресного сигнала содержит регистр 36 сдвига, сумматоры 37 и 38 по модулю два.

Блок 12 формирования точек отсчета содержит блок 39 тактовой синхронизации, рециркулятор 40, ключ 4 1, регистр 42 сдвига, генератор 43 копии, перемножитель 44, счетчик 45 импульсов, блок 46 синхронизации по слову, сумматор 47 по модулю два, дешифратор 48. усредняющий элемент

49, управляющий элемент 50, блок 51 фазирования, управляемый делитель

52, генератор 53 сетки частот.

Генератор 14 поля Галуа содержит триггер 54, сумматор 55 по модулю два, регистр 56 сдвига.

Первый коммутатор 19 содержит Dтриггер 57. ячейки 58 коммутации. формирователь 22 управляющих сигналов содержит синхронизируемый генератор 59, делитель 60 частоты, де символов записывается в блок 1 памя„ти. Затем через блок 2 записи вводится в первый регистр 3 сдвига с логической обратной связью через блок

5 сумматоров по модулю два, где преобразуется в информационную последовательность сигналов. Информационная последовательность суммируется по модулю два с адресной в,сумматоре 7. Соответствие фаз адресной последовательности относительно информационной устанавливается путем занесения начального кода во второй регистр 4 сдвига с обратной связью через блок б в момент записи слова в первый регистр 3 сдвига.

На приемной стороне (фиг. 2) из суммарной последовательности, прошедшей усилитель-ограничитель 8, с помощью блока 10 (фиг. 5) выделяется адресная, которая одновременно служит для синхронизации приемного устройства по словам. По адресным

1501298 сигналам в блоке 12 формирования точек отс чета обеспечивается формирование импульсов разметки по словам, синхронным по отношению к одноименным импульсам разметки передающего устройства. При этом производится выделение импульса синхронизации дешифратором 48 (фиг. 6), который

«ерез блок 51 осуществляет грубое фазирование по слову путем установления управляемого делителя 52 в соответствующее состояние.

Для этого выборка адресного сигнала с выхода блока 10 через ключ 41 .-:вписывается в первый разряд регистра 42 циркулятора. Затем вход регистра 42 закрывается и в течение F тактов (F — длительность адресного сигнала), следующих с частотой F x Г (где f — тактовая частота входного сигнала), осуществляется рециркуляция выборки ° Поскольку длина регистра 42 равна Р— 1 разрядов, то в момент занесения следующей выборки в первый разряд предыдущая оказывается.во втором разряде. Когда реУ гистр 42 полностью заполнится выборками адресного сигнала, первая выборка последний раз поступает на перемножитель 44 и "исчезает", а в первый разряд заносится новая выборка.

Сигнал копии формируется на выходе генератора 43. продвижение в котором осуществляется теми же тактовыми импульсами, что и в регистре

42, рециркулятора 40. Поэтому входной сигнал сжимается во времени в Р раз, а выборки "скользят" относительно сигнала копии. За период адресного сигнала происходит совпадение фаз копии и выборок адресного сигнала. Корреляционный интеграл вычисляется с помощью перемножителя 44, счетчика

45 импульсов и дешифратора 48 °

Импульсы синхронизации с выхо (а дешифратора 48 поступают на вход блока 51 фазирования и обеспечивают режим установления синхронизма. Сигнал с выхода перемножителя 44 поступает также на вход сумматора 47 блока 46 синхронизации по слову, где суммируется с сигналом, формируемым на выходе управляемого делителя 52. Сигнал с выхода сумматора 47 является информацией для точного фазирования и поддержания синхрони."ма в блоке 46.

В этом случае испочьзуется вся информация, заложенная в адресном сигнале. Формирование дискриминационной характеристики осуществляется путем суммирования по модулю два сигналов с выхода перемножителя 44 и управляе"

5 мого делителя 52 °

Всякое рассогласование сигнала с выхода перемножителя 44 относительно синфазного состояния дает преобладание того или иного знака. Этот факт используется для обеспечения слежения за фазой адресного сигнала. Если опорный сигнал отстает (опережает) от центра импульса, определяемого последним битом адресного сигнала, то осуществляется изменение частоты на выходе элемента 50 путем добавления (исключения) импульсов в исходную последовательность. Усредняющий элемент 49 служит для исключения влияния на точность синхронизации всех тактовых интервалов адресного сигнала, кроме последнего. Синхронизация по тактам осуществляется блоком 39 тактовой синхронизации по сигнала с выхода усилителя-ограничителя 8.

Сигналы с выхода блока 12 служат для продвижения опорного генератора

12 и генератора 14 поля Галуа ° При

30 этом обеспечивается установка генераторов 13, 14 в начальное состояние (сигналами с выхода делителя 52) и продвижение информации в регистрах генераторов 13, 14. Импульсы тактовой синхронизации задают также интервал интегрирования в блоке 11 АЦП.

Обработка сигнала осуществляется путем аналого-цифрового преобразования. Входной сигнал (фиг. 12a) через

4р блок 9 АРУ поступает на вход АЦП 26 блока 11 (фиг. 4), где преобразуется в цифровой вид (фиг. 12f). Для определения полярности сигнала служит блок 27 сравнения. Код с выхода

45 AUII 26 сравнивается с пороговым числом, соответствующим среднему значению динамического диапазона блока 9 АРУ. В случае превышения кодом порогового числа на выходе блока 27

5О сравнения формируется единичный по тенциал . В противном случае потенциал на выходе блока 27 — нулевой. Последовательности кодов отсчетов с выходов блока 28 разделения (фиг. 128,2) обрабатываются инте гратором, выполненным по двухполярной схеме. Интег1 рирование осуществляется путем суммирования отсчетов с учетом их знака, причем интервалом интегрирования яв1501298 ляется период тактовых It»flyJII co(3 с выходл блока 12. Положительные отсчеты в виде кодов поступают нл вход сумматора 29 где в первый момент

У

5 суммиру(отся с нуле вым кодом. Получеllнля сумма через регистр 31 записи и регистр 33 подлется на второй вход суммлTopа 29 If скллдывается (фиг.12a) со значением последующего отсчетл и т.д. Таким образом производится суммирование положитези.ных отсчетов с накоплением. Операция суммирования с накоплением отрицлтельнь(х отсчетов (фиг. 12e) осуществляется во втором иле (е интегратора (элементы 30, 32, 34). Результаты суммирования положительных и отрицательных отсчетов сравнива(отся в элементе 35. В результате формируется восстанон:(енш(й нормированный сигнал информационной последовательности (фиг. 12 ).

Последовательl(oc TI с 13ых(здл блока

11 умножается в перемножителе 15 нл адресную последовлтельност(,, синфлз- 25 но фор((ируемую опорным генератором

13 (фиг. 2). В результате из об(.единенной выделяется информационнля последовлтельность сим(золов, которая поступает нл вход блока 1б бысt poI o преобразования Уолша. В зависимости от фазового сдвига каждого с (о(30 информ löèонной п0след013лтел(,иост(f нл выходе блока 16 формируютсн коэффициенты преобразования, несущие ин(Ьормацию о передаваемом сообщении.

Процесс выделения сообщения заключается в приведении Г1-пос.(едоват -JIE>tfoc T(t к функции Уолшл It затем применении преобразования Уолшл.При40 ведение обрабатываемой последовательности к функции Уолшл обеспечивается перестановками символов II-последовательности в соответствии с адресами, aJJa13aelf(>(I(If генератором 14

45 поля Галуа, и добавлением нулевой компоненты с адресом 000.

Преобразование Уолша заключается в определении номера функции Ъолша из упор»доче(и(ой матрицы Адамлрл.

Номер функции однозначно определяет информационное содержание переда(злемого сообщения, закодировлнногo 13

Г1-послед013»Teльности.

Последо(злтез(1ность i-го слова поступает fta вход .(оммутлторл 19 (фиг.3) 55 блока 16 быс грого преобрлзовлния

Усзлшл. Обрлботка слова по алгоритму быстрого прс образования со (ровождл— е T с л 13 0 13 м(1 13 (3 13 f ((и c;.t (I ð 1. (3. I H ющ и х с (t Г нлл(нз в блоке 22, 11мпульсы тактовой частоты Г с выхода блока 12 (Ьормиров;lния точек отсчс тл устлнавливают в ((ex(3JI,I(013 состоя(в(с генератор 59 (Фиг. 9), чем обеспе (ивается привязка 13(входной 1(оследовлтеJII.H(3c T(t (с члс, отой следования 8 ГT) к флзе синхронизирую((их сиги:13(ов (f ) . С помощ((с3 делителя 60, дешифратора 61 и дешифрлторл 62 итераций формируютcH $ I(pe (3 1 Я((331(не el(I ll л!If l ((1)и г ° 1 3д к) необходимые 111(1 рлб0ты блока 16 быстрого преобр,(зовлни» Уолшл.

Под воздей(тзием синхронизированных (по слову и такту) el((I(;1310(3 (Фиг. 135) с 33(>lxодл формирователя 2? через тригг(р 5 7 (Фиг. 8) (Зсу(1((.с 1 13 1»с-.тсfl (c помощью;3 l . o (, >(8 0 131(, тли(1!1)

1тсз((кл(ю(((нис . вУхо>,:l (»(01(1 1 АП1(к ин1(ормационному 13хсгj ; 13ЗУ ?0 (11(3— символьная зл, ((r, ((((и(. 13Ь) r Jto;!a

l3 Crl0TI3CTC TI3(r f ЛДРЕСО f 3;1,(Л(3ЛЕмым (синхроннны(() перл, ором 14 по((я

Глз(ул. При 1(о(.1 у((пении 1+1 сз(овл за—

11(tel осуществл»ется в ОЗУ 21. В это

:1(е Itpc .(я осуцес f 13ляется обработка

i-.ãо словл. Нлприм р, при длительности кодового слова 511 элементарных (.((м;зонов осушест(зляется девять итер;I!(Ité обработки. На первой итерации из ОЗУ ?О считывле(ся симво.l (фиг.13

), записанный в ячейку с адресом

000. Адрес задается счетчиком 17.Это (((сз(0 г(о сигнллу записи с выхода элемента 64 И (фиг. 10) поступает в регистр бб памяти коммутатора 24. Затем считывается содер>(л1мое ячейки с адресом 256. Этот лдрес формируется следу(3(1(им образом. Счетчик 17 формирует число 000, которое суммируется в блоке 18 с числом 256 (с выхода блока 22), представленным в двоичном ксде. Далее по сигналу записи через элемент 65 И обеспечивается лнллогичная операция перевода содержимого ячейки ОЗУ 20 с адресом 256 в регистр

67.

При этом сигнал разрешения записи в регистр 67 инвертируется в элементе НЕ 63. В сумматоре 23 осуществляется операция суммирования чисел, находяцихся в регистрах 66 и 67. При этом блок 69 инверсии пропускает число с выхода регистра 67 на вход сумматора 23 без изменения. Это обес-печивлется подачей нулевого кодл с

15012

15 (Хоо< + Х252 Хоо1

Xao — Х 251 Х2

I ооо 256 ооо

255 5<1 255

+ Х -+Х

255 5и 5ii

Установка счетчика 18

Конец итерации

Хооо — Х255 Х256

I (о ооо <хо ооо

+ Х - Х 27 х55 их и

Хses+ Xs«Xses

I O

Х Х, уст. сч. 18 установка счетчика 18

Конец итерации

I 1 о ооо Xstg X 4хв

1 В

Ххоо X see X ово

I 1

Մ, — Xsss X

Х„, — Х„,ххи х

Х о2 Хоо5 Yoî2

<х х

Х5щ + Х5„Y5 х х

Х о + Хоо, Уооо

Установка счетчика

18

Конец итерации

Уст. сч.18

Уст. сч.18

1х 1М

Х5io — Х5„7511 х ц

Хоо Хво5 во 5

1Х Ix

oooo oo Yoo1 выхода дешифратора 62 итераций на вход блока 69.

Сумма чисел заносится в ячейку

ООО ОЗУ 20, затем над числами регистров 66, 67 производится операция вычитания. Вычитаемое число Х с выхода регистра 67 инвертируется в блоке 69 по модулю "1". Эта операция представляется в виде 1 — Х (j

3 адрес числа) и реализуется в блоке

69 с помощью с умма тора, эл еме нт а

ИЛИ и блока элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ. Число 1 в инверсном коде поступает на сумматор блока 69 с выхода дешифратора 62 итераций. а число Х с выхода регистра 67. Разность чисел, где Х вЂ” результат обработки.

На второй итерации производятся аналогичные действия над символами

Х, записанными в ОЗУ 20. При этом дешифратор 62 итераций блока 22 задает режим управления второй итерации, т.е. к адресам, формируемым где Х вЂ” результат операций на второй итерации.

На К вЂ” и итерации алгоритм управления определяется следующим образом: адреса счетчика 17 суммируются в блоке 18 с числом A Х = 256/2", установка счетчика 17 производится чеОдновременно с обработкой на девятой итерации решающее устройство

25 декодирует информацию (по методу максимального правдоподобия), т.е. находит максимальный коэффициент

98 10 записанных в регистры 66, 67 с помощью ячейки 68 коммутации, заносится в ОЗУ 20 по адресу 256.

На следующем такте обработки (фиг. 13a) на выходе счетчика 17 формируется адрес 001. Далее повторяются описанные операции и т.д. При появлении числа 5 11 (в двоичном коде) на выходе блока 18 производится установка счетчика 17 в это состояние. Установка осуществляется по сигналу дешифратора 62 итераций (фиг. 1311).

Алгоритм обработки на первой итерации записывается в следующем виде:

25 счетчиком 17 прибавляется число

128. Символы Х инвертируются в бло3

1 ке 69 по модулю два (операция 2-Х ), а установка счетчика 17 производится в два раза чаще.

30 Процесс обработки на второй итерации записывается в виде:

4о рез В „= 512/2 " тактов обработки, инверсия вычитаемого числа в блоке

69 осуществляется по модулю 2 " и к обеспечивается операцией 2" — Х

На последней, девятой, итерации

45 результаты БПУ (Y>) определяются следующим образом

55 преобразования Y> „, „и его адрес, определяющий прийятый информационный символ. Коэффициенты преобразования Y: последовательно поступают на вход блока 74 сравнения (фиг.11) 15

По окончании обработки i.-ro слова с помощью коммутатора 19 ОЗУ 20 подключается к вых*дам блока 11 и производится запись i+2 слова, а

i+1 слово, записанное в ОЗУ 21, обрабатывается по указанному алгоритму.

Ф о р м у л а и з о б р е т е н и я

1. Устройство для приема дискретной информации, содержащее последовательно соединенные усилитель-ограничитель и блок выделения адресного сигнала, а также блок формирования точек отсчета, причем вход усилителя-ограничителя является входом устройства, о т л и ч а ю щ е е с я тем, что, с целью понышения помехоустойчивости путем цифровой обработки принимаемого сигнала, введены последовательно соединенные блок авто—

35 матической регулировки усиления, блок аналого-цифрового преобразования, перемножитель и блок быстрого преобразования Уолша, генератор поля

Галуа и опорный генератор, выход которого подключен к второму входу перемножителя, первый вход блока автоматической регулировки усиления соединен с входом усилителя-ограничителя, выход которого подключен к первому входу блока формирования точек отсчета, выход блока выделения адресного сигнала соединен с вторым входом блока формирования точек отсчета, выход которого подключен к второму входу блока аналого-цифрово40

50

11 15012 и на вход регистра 70. В это же время в регистр 73 записывается соот— ветствующий адрес j. Запись У> и адреса j (фиг. 13k) в регистры 70, 73

5 производится в том случае, если по сигналам с выхода клю— чеи 71, 72. Разрешение записи определяется блоком 74 сравнения.

Таким образом, в конце обработки

I в регистре 70 содержится Y „, а н регистре 73 соответствующий адрес, определяющий принятый информационный символ, 98 12 го преобразования, к входу опорного генератора и к второму нходу блока быстрого преобразования Уолша, выход блока аналого-цифрового преобразования соединен с вторым входом блока автоматической регулировки усиления, а выход генератора поля Галуа подключен к третьему входу блока быстрого преобразования Уолша, выход которого является выходом устройства.

2. Устройство по п, 1, о т л и ч а ю щ е е с я тем, что блок быстрого преобразования Уолша содержит последовательно соединенные счетчик, блок элементов ИЛИ и первый коммутатор, последовательно соединенные формирователь управляющих сигналов, сумматор и второй коммутатор, а также первое и второе оперативные запоминающие устройства и решающее устройство, выход которого является выходом блока быстрого преобразования Уолша, первый вход формирователя управляющих сигналов и второй и третий входы первого коммутатора являются соответственно нторым, третьим и первым входами блока быстрого преобразонания Уолша, первый и второй выходы первого коммутатора соединены с входами первого и второго оперативных запоминающих устройств Входы выходы первого коммутатора подключены к входам-выходам первого и второго оперативных запоминающих устройств и второго коммутатора и к первому входу решающего устройства, выход блока элементов ИЛИ соединен с первым входом счетчика, с вторым входом решающего устройства и с вторым входом формирователя управляющих сигналов, второй выход которого подключен к третьему входу решающего устройства, третий выход — к второму входу второго коммутатора, четвертый выход — к второму входу счетчика и пятый выход — к второму входу блока элементов ИЛИ, третий выход первого коммутатора соединен с третьим входом формирователя управляющих сигналов, а второй выход второго коммутатора подключен к второму входу сумматора.

1 >01298

Фиг.1

1501298! 501293

1 501 298

1 50l 298