Устройство для приема многопозиционных дискретных частотно- фазоманипулированных сигналов

Устройство для приема многопозиционных дискретных частотно- фазоманипулированных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиосвязи. Цель изобретения - повышение помехоустойчивости. Устройство содержит блок свертки 1, полосовые фильтры 2, блок опорных сигналов 3, решающий блок 4, регистры 5 сдвига, блок памяти 6, эл-ты равнозначности 7, сумматор 8, регистр 9 памяти, компаратор 10, буферный регистр 11, счетчик 12, г-р 13 тактовых импульсов, регистр 14 информации, делитель 15, дешифратор 16. Устройство позволяет осуществлять частичную когерентную свертку дискретных частотно-фазоманипулированных сигналов, т.к. эл-ты фазоманипулированной псевдослучайной последовательности обрабатываются в блоке свертки 1 когерентно, а частотно-временная матрица - некогерентно в цифровой части устр-ва. Цель достигается за счет увеличения ансамбля многопозиционных сигналов. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19> (ll) А1 (бВ 4 Н 04 L 27/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

К ABTOPGHOMY СВИДЕТЕЛЬСТВУ (21) 4266120/24-09 (22} 23. 06.87 (46) 15. 08.89. Бюл. 1(30 (72) В.В.Барлабанов, В.В.Литвиненко и В.П.Посохов (53) 621.394.6 (088.8) (56) Авторское свидетельство СССР

9 853819, кл. H 04 L 27/28, 1979. (54) УСТРОЙСТВО ДЛЯ ПРИЕМА МНОГОПОЗИЦИОННЫХ ДИСКРЕТНЫХ ЧАСТОТНО-ФАЗОМАНИПУЛИРОВАННЫХ СИГНАЛОВ (57) Изобретение относится к радиосвязи. Цель изобретения — повышение помехоустойчивости. Устр-во содержит блок свертки 1, полосовые фильтры

2, блок опорных сигналов 3, решающий блок 4, регистры 5 сдвига, блок памяти 6, эл-ты равнозначности 7, сумматор 8, регистр 9 памяти, компаратор 1О, буферный регистр 11, счетчик

12, r-p 13 тактовых импульсов, регистр 14 информации, делитель 15, дешифратор 16. Устр-во позволяет осуществлять частичную когерентную свертку дискретных частотно-фазоманипулированных сигналов, т.к. зл-ты фазоманипулированной псевдослучайной последовательности обрабатываются в блоке свертки 1 когерентно, а частотно-временная матрица — некогерентно в цифровой части устр-ва. Цель достигается за счет увеличения ансамбля многопозиционных сигналов.

2 ил.

3 1501 !О1

П:3< бретение относится к рлдцосвя—

30

45 зи, в (лстцости к устройст<(л((для обрлботки псевдослучлйцых дискреT

HhIX Ч 3 СТOT!IO ФЛ 3 О((а 3(ЦПУЦ< РО(< !! (!3(I? сигналов (!(ЧИ!С) .

Цель изобретения — повышение помехоустойчивости за счет уво.-(ичецця ансамбля мцогопозициоццых си(нллов.

Нл фиг. 1 изображена структурная электрическая схема предложенного устройства; цл фиг. 2 — схемл решающего блока устройства.

Устройство содержит блок 1 свертки, полосовые фильтры 2, блок 3 опорных сигналов, решающий блок 4, ре— гистры 5 сдвига, блок 6 памяти, элементы 7 равнозначности, сумматор 8, регистр 9 памяти, компаратор 1О, буферный регистр 11, счетчик 12, генератор 13 тактовых импульсов, регистр

14 информации, делитель 15, деип(фрлтор 16.

Устройство работает следующим образом.

Принимаемый Д11Ы1С поступает на первый вход блока 1 свертки, где

Осуществляется свертка флзомаципулированного (ФМ) по закону псевдослучайной последовательности (ПСП) элемента ?1<?C. В зависил(ости от номера частотной позиции i элемента МЧС (i E. 1, ..., n) отклик блока 1 будет появляться на выходе фильтра 2, настроенного на эту частоту. Блок i свертки може г быть выполнен в виде перемножг(теля, тогда на его второй вход цос упает с пор((ь(й видеосигнал, соответствующий принимаемому коду фМ ПСП. Все элементы каждого из мцогопаз;(ц:оцных МЧС промаципулцрованы ,одной и той же ПСП. При этом и процессе с!-нхроццого перемножения входного флзомлнипулировлцного и опорного видео ц.палов фазовая манипуляция снимлетс H ца выходе перемцожителя имеют (..то отрезки <.àðìoí?l еских колебаний(с частотой, равной несущей частоте ;(рцнимаемого в длц((ь(й момент элемента МЧС. В этсм случле фильтры

2 согласованы с рлдиоимпульсами, поступаюшими нл их входы. Елок 1 может быть также выполнец в вице коцвольвера. При этом частота опорного сигнала, который поступает fl;l (,торой вход блока 1 с выходя блока 3, выбирается таким образом, чтобы 1< з<г<<цсимости от ьгстоты при(ц(млем<3(о ле J мента МЧС (.-(стотл ко (еблц(ий цл

JI<. коцвольверл coEI!!лдлла с цецтраль— цой (лет

Р нл(<швпй блок 4 по номеру одного из свои: входов, цл который поступает млксц(ьлльцый сигнал, определяет номер принимаемого элемента МЧС и производит кодирование таким образом, (та номер принятого элемента МЧС преобразуется в двоичный код, который на выходах решающего блока 4 предста 3ляется в параллельном коде. Последовлтельность тяких двоичных кодовых комбинаций, соответствуюцих номерам принимаемых элементов МЧС. отражает структуру принимаемого сигнала. По сцгналлм, поступающим нл тактовые входы регистров 5. двоичный код, отобрлжающии структуру МЧС, записывается и продвигается по j раэрядов регистров 5. Для кода с основанием 2, как, например, в прототипе, или ;13(ллог((чных дискретных согласованных фильтрах, для запоминания структуры сигнала и последовательного обновления кода путем el o сдвига необходим один регистр 5..В предлагаемом устройстве аналогичные функ(ц(и (зы(го п(яют К = 1оц п регистров сдви,.я 5, где п одновременно является числом частотных позиций сигнала и основанием кода сигнала. Количество разрядов в каждом из регистров 5 одинаково и определяется числом временцых позиций мцогочастотного мцогопозиционного сигнала. Совокупность двсичных символов, эаписанEIbIx I j-H T>bIçð?Iпе всех регистров 5, определяет номер конкретного частотного элемента МЧС, стоящего на одной из временных позиций. При этом структура принятого МЧС определяется всей совокупностью состояний разрядов всех К регисrpov 5. Сравнение комбинаций, записанных в регистрах

5 и::рацящихся в блоке 6 памяти, осуществляется при помощи элементов 7 равнозначности. Каждый элемент 1 раввоз(<а-(ности состоит из К элементарнь.х элементов равнозначности и схемь(И„ Первые входы элементарных эле>(a!(r< в равнозначности подключены к

g-((у разряду соответствующего регистра 5, вторые входы этих элементарных элементов равнозначности соединены

1 501 30 с с«(тт(< т< вуюшими вых< дами блока 6 памяти. Выходы элементарных элементов рянттозттятттости подключетты к входам з.-тементя И, выход которого является выходом элеметття / рявтто.-(начности. Ня выходе элементарного элемента равнозначности имеет место "1", если на его обя входа поступают одинаковые двоичные cимволы. F<.ïè же ня один из входов поступает "1, а ня другой "0", то на выходе элементарного элемента равно ня гности имеет место "0". На выходе элемента И, т.е. ня выходе элемента 7 равнозначности, !" находится только в том случае, если проттсходит совпадение (зо всех элементарных элементах равнозначности, т.е.,если двоичные символы, записанные в — м разряде всех регистров 5 совпадут с соответствующими символами, хранящимися в блоке б памяти. Таким образом, каждый элемент 7 равнозначности позволяет определить соответствие номера принятого элемента МЧС номеру, хранящемуся в блоке 6 и представленному в двоичном коде. Вся совокупность элементов 7 равнозначности позволяет определить стеттень соответствия структуры принятого сигналя одной из структур используемых мпогопозиционных eèãíàëoâ . В оттределенттьттт момент времени происходит совпадение кодов, записанных в регистрах 5 и на выхо— дах блока 6. В этом случае " 1", отражающая согпадение кодов, с выходов элементов 7 равнозначности поступает на входы цифрового сумматора 8. Количество логических единиц, поступаю щих нз вход цттфрового султматора 8, определяет число совпадений в элементах 7 равнозначности. Цифровой сигнал на выходе цифрового сумматора

8 отображает в двоичном коде число совпадений между кодами, считываемыл<и из блока 6 с кодом, находящимся в дя(тный момент времени в регистрах

5.

В начале цик.la обработки ячейки регистра 9 памяти находятся в нулевом состоянии, я запись информации в него происходит по сигналу с выхода компаратора 10, который появляется только в случае, когда поступаю(ций код с вы<о((я (тпфрового сумма-! торя 8 отображает б< льшее число, чем код, хранящийся т(регистре 9 памяти °

Это т же сигня.< с в (x<»ia компаратора

10 псдяется на т(ход ря зрешетптя записи буферного регистра 11 для записи информационного кода. Счетч((ком 12

5 формируются разряды информационного кода, которые являются также упрявляющилти сигl! (ттямтт блока 6. П<)e(!< окончания Г,- М !! такт в, rj!e . ч;тстотя генерятс ра 13, N — количество

10 т(реметтных позиций МЧС (колттчестт(о разрядов регистров памяти), М вЂ” количество многопозиционных сигналов, в бу. (ерном регистре 11 записывается кодовая комбинация из К = log М

15 двоичных информационных символов, соответствующая максимулту взаимной корреляционной функции принятого

ДЧФМС и одного из опорных кодов. Эта кодовая комбинация считывается в ре2О гистре 14 сигналом, поступающим с делителя 15. который также устанавливает в нулевое состояние регистр

9. В течение следующего цикла работы угтроттства инфорлтация с выходя ре25 гистра 14 поступает к потребителю.

При обработке M сигналов счетчик 12 считает до> М. К моменту сравнения всех М опорных сигналов с кодом, записанных в регистрах 5, происходит свертка принимаемого и опорного ФМ псевдослучайных сигналов в блоке 1 и принимается решение решаювтим блоком 4. По сигналу, поступившему с дешифратора 16, который является также управляющим для регистров 5, записывается решение решающего блока

4 в первые разряды регистров 5. В регистрах 5 осуществляется постоянный сдвиг номера частотной позиции

4р сигнала. Например, состояние регистров 5 можно определить как числовую последовательность: 6, 1, 12, 15, 3, Опорный код, считываемый из блока 6. отражает аналогичную числовую

45 последовательность. При совпадении числовых последовательностей на вхо( ды сумматора 8 поступают с выходов элементов 7 равнозначности сигналы

"!". В сумматоре 8 в совокупности

5р с компаратором 10 1! регистром 9 производится оптттмяльттоа определение максимального результата сравнения принятого и опорных кодов. Предложенное устройство позволяет осуществить частичную когерентную свеРткУ ЛЧФМС, так как элементы ФМ ПСП обрабатываются в блоке свертки когерентно, а частотно-временная матрица — некогеренттто в цттфров ой чя сттт устройства .

7 1501301 8

Обычно ДЧФИС формирует на передающей стороне от одного опорного генератора. Поэтому и на приемной стороне генератор 13 тактовых импульсов работает синхронно с блоком 3 опорного сигнала.

Решающий блок может быть выполнен по схеме, представленной на фиг. 2.

Усилители 17 выполняют функцию детектирования и объединения двух сигналов и могут быть выполнены на микросхемах 140УД7 или заменены двумя диодами, катоды которых объединены и подключены к входам компаратора. Ком- 15 параторы 18 могут выполняться на микросхемах типа 521СА1, на выходе которых при величине сигнала на входе

А большем, чем на входе В, имеет место " 1". Согласно представленной схе- 20 ме, если уровень сигнала на первом входе больше, чем на остальных входах, на выходе решающего блока имеем код 00, соответствующий номеру частотной позиции сигнала. Схему решаю- 25 щего блока можно развивать и на большее число частотных каналов, чем 4.

Формула и з о бр е т е ни я

Устройство для приема многопозиционных дискретных частотно-фазоманипулированных сигналов, содержащее регистр сдвига, выходы которого соединены с первыми входами элементов

35 равнозначности, выходы которого соединены с соответствующими входами сумматора, выходы которого соединены с одной группой входов компаратора и регистра памяти, выходы которого соединены с другой г руппой входов компаратора, выход которого соединен с управляющими входами регистра памяти и буферного регистра, выходы которого соединены с входами регистра информации, соответствующие входы которого соединены с выходом делителя и первым выходом генератора тактовых импульсов, второй выход которого соединен с входом счетчика, выход делителя соединен с соответствующим входом регистра памяти, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости за счет увеличения ансамбля многопозиционных сигналов, введены блок свертки, блок опорных сигналов, и фильтров, решаю-! щий блок, К-1 регистров сдвига (К

1од,п), дешифратор и блок памяти, причем первый вход блока свертки является входом устройства, а выход через соответствующие фильтры соединен с входами решающего блока, выходы которого соединены с первыми входами всех регистров сдвига, вторые входы которых, управляющий вход решающего блока и вход делителя соединены с выходом дешифратора, входы которого, входы блока памяти и буферного регистра соединены с выходами счетчика, выходы блока памяти соединены с вторыми входами элементов равнозначности, выходы К-1 регистров соединены с первыми входами элементов равнозначности, первый и второй выходы блока опорных сигналов соединены соответственно с вторым входом блока свертки и входом генератора тактовых импульсов.

l 50l 30l

Составитель Н.Лазарева

Техред Л.Олийнык Корректор С.Шекмар

Редактор Т.Лазоренко

Заказ 4893/57 Тираж 626 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101