Сигнатурный анализатор для контроля устройств памяти

Сигнатурный анализатор для контроля устройств памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может использоваться для контроля и диагностики устройств памяти. Цель - повышение достоверности контроля. Анализатор содержит формирователь 1 управляющих сигналов, блок 2 сжатия данных, генератор 3 псевдослучайной тестовой последовательности, счетчик 4, элемент 5 задержки, узел 6 синхронизации записи/чтения, мультиплексор 7, узел 8 адресаций, демультиплексор 9, блок 10 индикации. Анализатор позволяет обнаружить все отказы запоминающего устройства типа "залипание 1" и "залипание 0". 3 ил.

СОЮЗ СОЕЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК св 4 G 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ гос дюственный комитет

ПО ИЭОБРЕТЕНИЯМ И ОЧНРЫТИЯМ

ПРИ ГКНТ СССР

К А ВТОРСКОМУ СВИ4ЕТЕЛЬСТВУ (2 1) 42 730 70/2 4-24 (22) 29.05.87 (46) 07.09.89. Бюл . h 33 (72) В.Н.Куценко, Н.В.Косинов и И,В,Стахова (53) 68 1.3(088.8) (56) Измерения и контроль в микроэлектронике. — М.: Высшая школа, 1984, с. 338-343., Приборы и системы управления, 1985, 11- 6, с. 26, рис. 1. (54) СИГНАТУРНЬЙ АНАЛИЗАТОР ДЛЯ КОНТРОЛЯ УСТРОЙСТВ ПАМЧТИ (57) Изобретение относится к вычисли„„SU„„1506449 А 1 тельной технике и может испольэоваться для контроля и диагностики устройств памяти. Цель — повышение достоверности контроля. Анализатор содержит формирователь 1 управляющих сигналов, блок 2 сжатия данных, генератор 3 псевдослучайной тестовой последовательности, счетчик 4, элемент

5 задержки, узел 6 синхронизации записи/чтения, мультиплексор 7, узел 8 адресаций, демультиплексор 9, блок 10 индикации. Анализатор позволяет обнаружить все отказы запоминающего устройства типа "Залипание 1" и "Залипание 0". 3 ил.

1506449

Изобретение относится к вычислительной и электроизмерительной технике и может быть использовано для контроля и диагностики устройства па5 мяти.

Цель изобретения — повьпиение достоверности контроля.

На фиг. 1 показана структурная схема анализатора; на фиг. 2 - схема 10 формирователя управляющих сигналов; на фиг, 3 - схема генератора псевдослучайной тестовой последовательности, Анализатор содержит формирователь 15

1 управляющих сигналов, блок 2 сжатия данных, генератор 3 псевдослучайной тестовой последовательности, счетчик 4, элемент 5 задержки, узел 6 синхронизации записи-чтения, мульти- 20 плексор 7, узел 8 адресации, демультиплексор 9, блок 10 индикации, контролируемое устройство 11 памяти.

В состав блока 2 сжатия данных входят элементы И 12 и 13, формирова- 25 тель 14 сигнатур.

В состав блока 10 индикации входят буферный регистр 15, преобразователь 16 и индикатор 17. На чертеже показан информационный вход 18 анали- 30 затора °

Формирователь 1 управляющих сигналов содержит счетчик 19, элементы и 20 и 21 и сумматор 22.

Генератор 3 псевдослучайной тесто- 35 вой последовательности содержит триггер 23, генератор 24 импульсов, элемент И 25, счетчик 26, регистр 27, сумматор 28 по модулю два и кнопку 29.

Сигнатурный анализатор для контро-40 ля запоминающих устройств работает в режиме формирования сигнатуры и режиме ее контроля и позволяет контролировать запоминающие устройства емкостью и хш, последовательно получая 45 на индикаторе сигнатуры информации каждой i-it линии (i=1-n) .

При включении сигнатурного анализатора счетчик 4, узел 8 адресации и формирователь 1 управляющих сигна50 лов устанавливаются в нулевое состояние (линия начальной установки не показана). При этом на первом выходе формирователя 1 управляющих сигналов формируется сигнал "Конец цикла", который устанавливает в нулевое состояние генератор 3.

В режиме формирования сигнатуры при нажатии кнопки 29 триггер 23 устанавливается в единичное состояние, запуская генератор 24 импульсов, сигналы с которого поступают на узел 8 адресации и считаются на m-разрядном счетчике 26 генератора 3, ири переполнении которого появляется сигнал

"Начало ПСП". Одновременно в узле адресации устанавливается нулевое значение адреса ячейки и адрес первой линейки испытуемого элемента памяти.

Сигнал "Начало ПСП" поступает на счетчик 19 формирователя 1 управляющих сигналов, устанавливая его н значение (10) . При этом на выходе сумматора 22 появляется единичный сигнал "Конец цикла", разрешающий прохождение сигнала "Разрешение записи" с прямого выхода первого разряда счетчика 19 через первый элемент И 20 на узел 6 синхронизации, который разрешает работу испытуемого элемента памяти в режиме записи и разрешает работу мультиплексора 7, на адресные входы которого поступают сигналы со счетчика 4.

Разрядность счетчика 4 определяется требуемой вероятностью контроля зависит от максимальной длины серии, формируемой генератором псевдослучайной последовательности. Для обеспечения полного контроля запоминающих устроиств сигнатурным анализатором с порождающим полиномом его генератора псевдослучайной последовательности

Х+Х +Х и начальной установкой (11001) счетчик 4 должен быть двухразрядным. Таким образом, счетчик 4 предназначен для определения количества циклов записи-считывания, необходимых для контроля испытуемого элемента памяти, в течение которых формируется сигнатура контролируемой линейки ячеек памяти. Сигнал Конец цикла" поступает также на регистр 27 генератора 3, устанавливая его в начальное значение. Так как генератор псевдослучайной последовательности формирует на каждом выходе одинаковые последовательности, но сдвинутые одна относительно другой на один такт, то для перекрытия их серий достаточно записывать в одни и те же ячейки контролируемого запоминающего устройства сигналы, формируемые генератором 3 на каждом цикле записисчитывания с разных разрядов сдвигового регистра 27, что и обеспечивает мультиплексор 7, подключающий в зави1506449 симости от номера цикла записи-считывания, задаваемого счетчиком 4, соответствующий выход генератора 3 псевдослучайной последовательности гене5 ратора к демультиплексору 9.

Демультиплексор 9 передает сигналы с выхода мультиплексора 7 на вход испытуемого элемента памяти, адрес которого задается счетчиком линейки узла 8 адресации, что обеспечивает запись сигналов с генератора Э в ячейки проверяемой линейки элемента памяти. Таким образом, при появлении первого сигнала Конец цикла выход первого разряда сдвигового регистра

27 генератора Э подсоединяется к первому входу испытуемого элемента памяти. По приходу каждого следующего сигнала с генератора 24 импульсов 20 значения счетчика адреса ячеек уэпа 8 адресации и счетчика 26 генератора 3 увеличиваются на единицу и в соответствующую ячейку памяти записывается следующее значение сигнала, 25 сформированного генератором 3. При переполнении счетчика 26 формируется сигнал "Начало ПСП", который увеличивает на единицу значение счетчика 19.

При этом его значение становится рав- Зд ным (01), единичное состояние на выходе сумматора 22 по модулю два не изменится и> таким образом, разрешается прохождение сигнала с инверсного выхода первого разряда счетчика 19

35 через элемент И 21, что соответствует переходу устройства с режима записи в испытуемый элемент памяти в режим считывания, при котором нулевое значение сигнала "Разрешение записи" 4б закрывает прохождение тактовых импульсов с генератора 24 импульсов на сдвиговый регистр 27, который через открытый элемент И 13 поступают на тактовый вход формирователя 14 бло-45 ка 2 сжатия данных. Таким образом, на каждом такте происходит считывание информации с ячеек первой линейки испытуемого элемента памяти и сжатие ее на формирователе 14.

При следующем переполнении счетчика 26 генератора 3 формируется сигнал "Начало ПСП", который устанавливает счетчик 19 в состояние (« ) .

При этом на выходе сумматора 22 по модулю два формируется сигнал нулевого значения, запрещающий прохождение сигналов Разрешение записи и

"Разрешение чтения и увеличивающий значение счетчика на единицу, что соответствует подключение к тому же входу испытуемого эпемен.-а памяти следующего выхода генератора 3 °

При появ следующего сигнала

"Начало ПСП" счетчик 19 устанавливается в нулевое состояние, после чего цикл записи тестовой последовательности и цикл ее последующего считывания с формированием сигнатуры начинаются сначала.

При этом после каждого цикла эаписисчитывания значение счетчика 4 увеличивается на единицу, что соответствует подключению к соответствующему входу испытуемого элемента памяти следующего выхода генератора Э. Таким образом, обеспечивается запись в испытуемый элемент памяти псевдослучайной последовательности, сдвинутой на каждом цикле записи-чтения на один такт, что обеспечивает перекрытие ранее записанных в ячейки памяти логических единиц логическими нулями, и наоборот. При переполнении счетчика 4, что соответствует концу контроля i-й линейки испытуемого элемента памяти, на выходе переполнения счетчика 4 появляется сигнал, увеличивающий значение адреса линейки узла 8 адресации и разрешающий перезапись сигнатуры с формирователя 14 блока 2 сжатия данных в буферный регистр 15 для последующей индикации.

Этот же сигнал через время, установленное элементом 5 задержки, устанавливает в начальное состояние адрес ячейки в узел 8 адресации и формирователь 14.

Таким образом, описанный сигнатурный анализатор позволяет обнаружить все отказы запоминающего устройства типа "Залипание 1" и "Залипание 0", что повышает достоверность контроля запоминающих устройств.

Ф о р м у л а и э о б р е т е н и я

Сигнатурный анализатор для контрроля устройств памяти, содержащий формирователь управляющих сигналов, блок сжатия данных, генератор псевдослучайной тестовой последовательности, узел синхронизации записи-чтения, узел адресации, элемент задержки и блок индикации, причем управляющий выход начала теста генератора псевдослучайной тестовой последовательности соединен с входом формирователя управляющих сигналов, выход разреше-1506449

Составитель И.Сафронова

Редактор В.Петраш Техред А.Кравчук Корректор 0.Кравцова

Заказ 5439/50 Тираж 668 Подписное

BHHHIIH Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ния чтения которого соединен с входом окна измерения блока сжатия данных и с входом чтения узла синхронизации записи-чтения, вход записи которого соединен с выходом разрешения записи формирователя управляющих сигналов и входом запуска генератора псевдослучайной тестовой последовательности, выходы записи и чтения уэ- 10 ла синхронизации записи-чтения являются соответствующими выходами анализатора для подключения входов записи и чтения контролируемого устройства памяти, тактовый выход генератора псевдослучайной тестовой последовательности соединен с тактовыми входами блока сжатия данных, узла синхронизации записи-чтения и с первым тестовым входом узла адресации, первая и вторая группы выходов которого являются первой и второй группой адресных выходов анализатора для под< ключения соответствующих входов контролируемого устройства памяти, выход 25 элемента задержки соединен с входами начальной установки узла адресации и блока сжатия данных, группа выходов которого соединена с группой информационных входов блока индикации, а информационный вход является информационным входом анализатора, о т личающийс я тем,что,сцелью повышения достоверности контроля, анализатор содержит счетчик, мультиплексор и демультиплексор, причем группа информационных выходов генератора псевдослучайной тестовой последовательности соединена с группой информационных входов мультиплексора, группа адресных входов которого соединена с группой разрядных выходов счетчика, тактовый вход которого соединен с выходом конца цикла формирователя управляющих сигналов и с входом начальной установки генератора псевдослучайной тестовой последовательности, выход переполнения счетчика соединен с вторым тактовым входом узла адресации, входом разрешения записи блока индикации и входом элемента задержки, выход мультиплексора соединен с информационным входом демультиплексора, группа адресных входов которого соединена с второй группой выходов узла адресации, группа выходов демультиплексора является группой информационных выходов анализатора для подключения соответствующих входов контролируемого устройства памяти, выход записи узла синхронизации записи-чтения соединен с разрешающим входом мультиплексора.