Устройство для управления обменом информацией

Устройство для управления обменом информацией

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для использования в асинхронных вычислительных системах, в которых осуществляется независимый доступ к общей многосекционной памяти от источников и приемников информации. Целью изобретения является повышение быстродействия. Устройство содержит группу блоков памяти, коммутатор данных, коммутатор адресов, коммутатор выбора блока памяти, шифратор, сумматор, счетчик выбора блока памяти, счетчик занятости, счетчик адресов ввода, счетчик адресов вывода, два триггера, две группы элементов И, два элемента И, пять элементов ИЛИ, элемент НЕ. 1 ил.

СОЮЗ СОНЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11,) (51) 4 (06 Р .)3 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОП.(РЫТИЯМ

ПРИ ГКНТ СССР 1 (2) ) 4352404/24-24 (22) 29,12.87 (46) 15.09.89. Бюл. Р 34 (72) А.А.Чудов и С.П.Кузнецов (53) 68).325 (088.8) (56) Авторское свидетельство СССР

Р 1177818, кл. G 06 F 13/00, 1984.

Авторское свидетельство СССР

Р 1425691, кл. G 06 F 13/00, 1987. (54) УСТРОЙСТВО . ДЛЯ УПРАВЛЕНИЯ

ОВМКНОМ ИНфОР1Ы(ИКЙ (57) Изобретение относится к вычислительной технике и предназначено для использования в асинхронных выИзобретение относится к вычислительной технике и предназначено для, использования в асинхронных вычисли.тельных системах, в которых осуществляется независимый доступ к общей многосекционной памяти от источников и приемников HHAopMBIIHH °

Цель изобретения — повышение быстродействия устройства.

На чертеже представлена функциональная схема устройства, Устройство содержит (фиг.1) вход

1,тактовый вход 2 признака ввода,, вход 3 признака конца ввода, M-разрядный информационный вход 4, где

И вЂ” разрядность вводимых данных, выход 5 разрешения ввода, выход 6 разрешения установки признака ввода, вход 7 признака вывода, выход 8 разрешения установки признака вывода, вход 9 признака конца вывода, Р-раз2 числительных системах, в которых осуществляется независимый доступ к общей многосекционной памяти от источников и приемников информации.

Целью изобретения является повышение быстродействия, Устройство содержит группу блоков памяти, коммутатор данных, коммутатор адресов, коммутатор выбора блока памяти, шифратор, сумматор, счетчик выбора блока памяти, счетчик занятости, счетчик адресов ввода, счетчик адресов вывода, два триггера, две группы элементов И, два элемента И, пять элементов ИЛИ, элемент НЕ. 1 ил, рядный информационный выход 10

Р = ИхК, К = 2, Н = 0,1,2..., где

P — разрядность выводимых данных, выход 11 разрешения вывода, элемент

НЕ 12, второй триггер 13 кольцевой сдвиговый регистр 14, счетчик 15 адресов ввода, пятый элемент ИЛИ )6, коммутатор 17 адресов, коммутатор 18 выбора блока памяти, первый триггер

19, счетчик 20 адресов вывода, второй элемент ИЛИ 21, второй элемент

И 22, четвертый элемент ИЛИ 23, счетчик 24.занятости, первый элемент ИЛИ

25, первый элемент И 26, третий элемент ИЛИ 27, счетчик 28 выбора блока памяти, вторую..группу элементов

И 29, сумматор 30, шифратор 3), первую группу из Л элементов И 32, коммутатор 33 данных и К блоков 34 памяти, каждый из которых содержит К узлов памяти.

3 150821

Устройство работает следующим образом, В начальный момент производится установка триггеров 13 и 19, счетчиков 15 20, 24 и 28 в нулевое состояние, кольцевого сдвигового регистра

14 в состояние единичного потенциала на первом выходе и нулевого во всех остальных К-1 выходах (цепи установки 10 на схеме не указаны). При этом на выходах 5, 6 и 8 устройства формируются нулевые уровни, разрешающие обращение к устройству. Установка счетчиков 24 и 28 в нулевое состояние 15 приводит к подаче на выходы сумматора 30 нулевых кодов, при этом на нулевом выходе шифратора 31, преоб-.. разующего двоичный код в унитарный, формируется единичный сигнал, кото- 20 рый устанавливает режим записи в первом блоке 34,1 памяти во время действия положительных импульсов на У входе 1 устройства, Ввод информации в устройство про- 25 изводится M-разрядными словами, а вывод информации — P-.ðàçðÿäíûìè словами,.причем Р = И К, где К = 2, Н = я

0,1,2.... Управление процессами ввода и вывода Осуществляется тактовой частотой по входу .1, при "1" ввод, при "0" — вывод.

При наличии свободных блоков 34 памяти (на выходе 5 устройства— нулевой потенциал) на информационном входе 4 устанавливается входная информация, а на вход 2 подается стро- бирующий отрицательный сигнал, длительность которого равна циклу записи данных в блок 34 памяти. В момент 40 действия стробирующего сигнала признака ввода на входе 2 производится .установка триггера 13 в единичное состояние. При этом на выходе 6 устройства формируется единичный сиг-" нал, запрещающий смену входной информации и установку следующего строб-сигнала признака ввода, Если строб-сигнал признака ввода формируется в начале или середине единичного импульса записи на входе или во вре50 мя действия импульсов чтения (нулевой сигнал) на входе 1, то установка триггера 13 в нулевое состояние осуществляется ближайщим отрицательным ,55 фронтом тактового импульса, При этом на выходе 6 разрешения установки признака вывода формируется нулевой потенциал, разрешающий изменение ин9 4 формации на входе 4 и установку следующего стробирующего импульса на входе 3, а задним фронтом единичного сигнала с выхода триггера 13 производится сдвиг в кольцевом сдвиговом регистре 14, задающем узел (34.1.1 — 34,1.К) памяти, в который будет вводиться информация по данному адресу первого блока 34 памяти.

Если строб-сигнал признака ввода формируется во время отрицательного перепада на тактовом входе, то установка триггера 13 в нулевое состояние осуществляется отрицательным фронтом тактового импульса, следующего после окончания строб-сигнала признака ввода.

Время действия сигнала на входах разрешения блоков 34 памяти определяется длительностью импульсов на входе 1 устройства и на выходе триггера 13 и в любом случае не может быть меньше длительности сигналов признака ввода, определяющих длительность цикла записи.

Количество разрядов кольцевого сдвигового регистра 14 равно К, при этом единичный сигнал в каждый момент времени может быть сформирован только на одном выходе, поэтому во время положительных импульсов на входе 1 устройства сигнал разрешения может быть подан только на один из

К узлов 34.1,1-34,1,К памяти первого блока 34 памяти. Каждый блок 34 памяти содержит.К узлов памяти разрядностью

M каждый, запись инфермации в узлы

34.1.1-34 .1,К во время цикла ввода производится через коммутаторы 33.133 К данных поочередно по сигналам разрешения с выхода коммутатора. 18.

При записи информации по данному адресу в .узел 34.1.К на К-выходе кольцевого сдвигового регистра 14 формируется единичный сигнал, задним фронтом которого увеличивается на единицу содержимое счетчика 15 адресов ввода таким образом следуюУ щее M-разрядное слово будет записано в узел 34.1,1 первого блока 34 памяти, но по следующему адресу.

В момент .окончания цикла записи массива в первый блок 34 памяти на входе 3 формируется сигнал признака конца ввода, который увеличивает содержимое счетчика 24 занятости на единицу. Это приводит к тому, что слеДующий массив данных в циклах

35 ства.

Импульс с выхода триг гера 1 9 по с тупает на К первых входов коммутатора

18 и во время цикла вывода на все К входы выборки блоков 34 памяти подается сигнал разрешения, таким обра5 150821 ввода будет записываться во второй

1 блок 34 памяти, так как единичный сигнал в циклах ввода будет формироваться на втором выходе шифратора 31.

Если длина записываемого массива больше емкости одного блока 34 памяти, то в момент заполнения емкости одного блока 34 памяти на выходе переполнения счетчика 15 формируется сигнал,1п который через элемент HJM 23 поступает на вход счетчика 24 и увеличивает его содержимое на единицу, В случае равенства длины записываемого массива и емкости блока 34 памяти с целью исключения двойного срабатывания счетчика 24 введена блокировка входа 3 за счет формирования нулевого сигнала на выходе элемента PLTIH

16, поступающего на второй вход элемента И 22. Занятие хотя бы одного блока 34 памяти массивом данных характеризуется наличием единичного сигнала на выходе 11 и указывает на необходимость вывода данных из занятого 25 блока 34 памяти.

Процесс вывода данных осуществляется следующим образом, Во время цикла вывода (нулевой сигнал на входе 1) выходы данных всех К узлов 34 данного блока памяти через коммутаторы 33,1-33.К данных подключаются к выходу 10 устройства °

Выходы элемента И 29 заблокированы, поэтому номер блока 34 памяти определяется кодом счетчика 28, После записи массива данных в первый блок

34 памяти на входы шифратора 31 в циклах вывода будет поступать нулевой код„ т.е. вывод будет осущест— вляться из первого блока 34 памяти, В момент поступления сигнала на вход

7 осуществляется установка триггера

19 в единичное состояние. Если признак вывода с входа 7 устройства поступает в середине цикла вывода 1или ввода), то сброс триггера 19 осуществляется задним фронтом сигнала вывода, если признак вывода поступает в момент изменения режима, то сброс триггера

19 осуществляется задним фронтом сигнала по входу 1, следующего после окончания сигнала на входе 7 устрой9 6 эом, все К узлов 34 выбранного блока памяти одновременно считывают информацию на выход 10 устройства, При этом данные стробируются сигналом с входа 7 устройства. Задним фронтом сигнала с триггера 19 содержимое счетчика 20, задающего адрес ячейки вывода блока 34 памяти, изменяется на единицу, Бали гие единичного сигнала на выходе 8 служит запретом установки следующего сигнала признака вывода на входе 7 °

В момент окончания вывода данных иэ данного блока 34 памяти на вход

9 поступает сигнал, увеличивающий содержимое счетчика 28 и уменьшающий содержимое счетчика 24 на единицу, Зто означает, что чтение следующего массива будет осуществляться из следующего блока 34 памяти, Если длина выводимого массива больше емкости одного блока 34, то в момент переполнения емкости счетчика 20 на выходе переполнения данного счетчика формируется сигнал, который изменяет содержимое счетчиков 24 и 28. Если все блоки 34 памяти будут заняты, то на выходе переполнения счетчика 24

1выход 5 устройства) сформируется сигнал, который запретит ввод очередного массива данных, пока не освободится хотя бы один блок 34 памяти.

Емкость счетчика 28 равна числу блоков 34 памяти. После чтения массива данных из последнего блока 34.Л осуществляется обнуление счетчика.28, т.е. чтение следующего массива данных будет осуществляться из первого блока 34.1 памяти.

Сумматор 30 выполняется следующим образом, Если число блоков 34 памяти кратно 2, где H = 1,2,3..., то сумН матор 30 является сумматором по модулю два. В общем случае модуль суммирования определяется числом блоков 34 памяти, Например, для десяти блоков 34 памяти сумматор 30 является десятичным сумматором.

Формула изобретения

Устройство для управления обменом информацией, содержащее группу блоков памяти, коммутатор данных, сумматор, шифратор, счетчик выбора блока памяти, счетчик занятости, счетчик адресов ввода, счетчик адресов вы1508219 вода, коммутатор адресов, два триггера, пять элементов ИЛИ, два .элемента И, элемент HF,, причем группы информационных входов и выходов коммутатора данных образуют группы вхо5 дов и выходов устройства для подключения соответственно к группам информационных выходов и входов ЭВМ, выход переполнения счетчика занятости является выходом устройства для подключения к входу разрешения вво- . да ЭВМ, выход первого элемента ИЛИ соединен с информационным входом первого триггера и является выходом устройства для подключения к входу разрешения вывода ЭВМ, выход второго триггера является выходом устройства для подключения к входу разрешения установки признака ввода ЭВМ, выход 20 первого триггера соединен со счетным входом счетчика адресов вывода и является выходом устройства для.подключения к входу разрешения установки признака вывода ЭВМ, первый вход 2 первого элемента И является входом устройства для подключения к выходу признака конца вывода ЭВМ, первый вход второго элемента И соединен с установочным входом счетчика адресов 30 ввода и является входом устройства для подключения к выходу признака конца ввода ЭВМ, вход элемента НЕ соединен с нулевым входом первого триггера, с управляющим входом коммутатора адресов, с управляющими входами коммутатора данных, с входами записи-чтения блоков памяти группы и является входом устройства для подключения к тактовому выходу ЭВМ, еди- 40 ничный вход второго триггера и синхровход первого триггера являются входами устройства для подключения соответственно к выходу признака ввода ЭВМ и к выходу признака вывода

ЭВМ, при этом группы информационных входов-выходов коммутатора данных соединены с информационными входамивыходами блоков памяти группы, адресные входы которых соединены с груп- 50 пой информационных выходов коммутатора адресов, первая группа информационных входов которого соединена с группой выходов счетчика адресов вывода с с группой входов второго элемента ИЛИ, выход которого соединен с ( вторым входом первого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с входом вычитания счетчика занятости и со счетным входом счетчика выбора блока памяти, группа выходов которого соединена с первой группой информационных входов сумматора, группа информационных выходов которого соединена с группой информационных входов шифратора, группа входов первого элемента ИЛИ соединена с группой выходов счетчика занятости, вход сложения которого соединен с выходом четвертого элемента

ИЛИ, первый вход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом пятого элемента ИЛИ, группа входов которого соединена с второй группой информационных входов коммутатора адресов и с группой выходов счетчика адресов ввода, выход переполнения которого соединен с вторым входом четвертого элемента ИЛИ, второй вход третьего элемента ИЛИ соединен с выходом переполнения счетчика адресов вывода, выход элемента НЕ соединен с нулевым входом второго триггера, отличающееся тем, что, с целью повышения быстродействия, в него введен!! кольцевой сдвиговый регистр, коммутатор выбора блока памяти, две группы элементов И, при этом разрешающие входы блоков памяти группы соединены с соответствующими выходами элементов И первой группы, первые входы которых соединень с соответствующими выходами шифратора, разрядные входы элементов И первой группы соединены с соответствующими разрядными выходами коммутатора выбора блока памяти, управляющий вход которого соединен с первыми входами элементов И второй группы и с управляющим входом коммутатора адресов, выход первого триггера соединен с первой группой информационных входов коммутатора выбора блоков памяти, вторая группа информационных входов которого соединена с группой выходов кольцевоro сдвиговоro регистра, выход старшего разряда которого соединен со счетным входом счетчика адресов ввода, установочный вход которого соединен с установочным входом кольцевого сдвигового регистра, вход сдвига которого соединен с выходом второго триггера и с вторыми входами элементов И второй группы, третьи входы и выходы которых соеди10

1508219

Со с тавитель С . Пестмал

Редактор А.Огар Техред А. Кравчук ..Корректор T.Ïàëèé

Заказ 5542/51 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35; Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина,101 иены соответственно с группой выходов счетчика занятости и с второй группой информационных входов сумма1 ! тора, установочный вход счетчика адресов вывода соединен с первым входом первого элемента И.