Устройство для моделирования сетей в реальном времени

Устройство для моделирования сетей в реальном времени

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для решения задач управления и теории графов, а также при построении специализированных вычислительных машин для моделирования сетевых задач и сопряжения их с объектом в реальном масштабе времени. Цель изобретения - расширение функциональных возможностей - достигается тем, что в устройство, содержащее блок 1 управления, блок 2 формирования топологии, блок 3 моделей ветвей и генератор 4 импульсов, дополнительно введен блок связи с объектом контроля, а в блок управления введены два узла памяти 9 и 10, триггеры внешнего прерывания 13 и фиксации опоздания операций 14, сумматор 15 величины опоздания операций, регистр -накопитель 16 сумматора, второй блок 20 элементов И, второй блок 29 элементов ИЛИ, с первого по седьмой элементы И 17-19, 21-24, с первого по восьмой элементы ИЛИ 26-28,30,32-35, с четвертого по девятый элементы задержки 36-39, 41,44, элементы НЕ 45 и 46. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (5I )4 G 06 F 15 20

,1.Ьй

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

Н А ВТОРСНОМ,К СВИДЕТЕЛЬСТВУ

1 (21) 4314603/24-24 (22) 08.10.87 (46) 23.09.89. Бюл. Р 35 (71) Институт. проблем моделирования в энергетике АН УССР (72) Г.Н. Бородин, А.Г, Додонов, В.П. Приймачук, В.Г1. Шишмарев и А.N. Щетинин (53) 681.325(088,8) (56) Авторское свидетельство СССР

1300481, кл. G 06 F 7/48, 1986.

Авторское свидетельство СССР

У 1161951, кл. G 06 F 15/20, 1983.

„„Я0„„1509926 А 1

2 (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ

СЕТЕЙ В РЕАЛЬН011 BPENEHH (57) Изобретение относится к вычислительной технике и может быть использовано для решения задач управления и теории графов, а также при построении специализированных вычислительных машин для моделирования сетевых задач и сопряжения их с объектом в реальном масштабе времени. Цель изобретения — расширение функциональных возможностей — достигается тем, что в устройство, содержащее блок 1

3 1509926 управления, блок 2 формирования топо.логии, блок 3 моделей ветвей и генератор 4 импульсов, дополнительно введен блок связи с объектом контроля, а в блок управления введены два узла памяти 9 и 10, триггеры внешнего прерывания 13 и фиксации опоздания операций 14, сумматор 15 величины опозда4 ния операций, регистр-накопитель сумматора, второй блок 20 элементов

И, второй блок 29 элементов ИЛИ, с первого по седьмой элементы И 17-!9

21-24, с первого по восьмой элементы

ИЛИ 26"28, 30, 32-35, с четвертого по девятый элементы задержки 36-39 41

У У

44, элементы HE 45 и 46. 3 ил.

Изобретение относится к вычисли" тельной технике, в частности к специализированным вычислительным устройствам для решения задач управления и теории графов, и может быть использовано при построении специализиро- 20 ванных машин для моделирования сетевых задач и сопряжения их с объектом в реальном масштабе времени.

Цель изобретения — расширение функциональных возможностей устройства 25 путем обеспечения оперативного контроля выполнения работ по сетевому проекту в реальном времени.

На фиг. 1 показана блок-схема вычислительного устройства; на .фиг. 2 — 30 схема блока формирования топологии сети; на фиг, 3 — схема блока моделей ветвей.

Устройство (фиг. 1) состоит из блока 1 управления, блока 2 формирования топологии, блока 3 моделей ветвей, генератора 4 импульсов, блока 5 связи с объектом контроля, Ьлок 1 управления содержит узел 6 памяти длительностей ветвей, узел 7 памяти номеров моделируемых ветвей, узел 8 памяти меток свершения ветвей, узел 9 памяти меток фактического окончания операций, узел 10 памяти величины задержек свершения операций, . 45 узел 11 измерения длиннейшего пути, триггер 12 прерывания, триггер 13 внешнего прерывания, триггер 14 фиксации опоздания операций, сумматор 15 величины опоздания операций, регистр- н копи ель 16 сумматора с первого пЬ третйй элементы И 1 7-19, первый блок элементов И 20, с четвертого по седьмой элементы И 21-24, второй блок элементов И 25, с первого по третий элементы ИЛИ 26-28, блок элементов

ИЛИ 29, четвертый элемент ИЛИ 30, блок элементов ИЛИ 31, с пятого по восьмой элементы ИЛИ 32-35, с первого по девятый элементы 36-44 задержки, элементы HE 45 и 46 °

Выход 47 номера подготавливаемой к моделированию ветви блока 2 формирования топологии соед иен с адресным входом узла 6 памяти и с информационным входом узла 7 памяти блока управления. Выход 48 поиска свободной модели ветви блока 2 формирования топологии соединен с входом считывания узла 6 памяти, с входом элемента 40 задержки, и с входом элемента И 21 блока управления. Выход 49 номера анализируемой ветви блока 2 формирования топологии через блок 31 элементов

ИЛИ соединен с адресным входом узла 8 памяти и через элемент ИЛИ 27 с адресным входом узла 9 памяти блока 1 управления, Выход 50 проверки свершения. ветви блока 2 формирования топологии через элемент

ИЛИ 32 соединен с входом считывания узла 8 памяти блока 1 управления. Выход 51 поиска прерывания блока 2 формирования топологии соединен с единичным входом триггера 12 прерывания, с нулевым входом триггера 14 фиксации опоздания операции блока 1 управления и с входом 52 поиска прерывания блока 3 моделей ветвей. Выход 53 индикации расчета блока 2 формирования топологии соединен с входом. блока 25 элементов И блока 1 управления.

Выход номера свершившейся ветви узла 7 памяти через блок 29 элемен- тов ИЛИ блока 1 управления соединен с входом 54 блока 2 формирования топологии. Выход метки свершения ветви элемента И 21 блока управления соединен с входом 55 блока 2 формирования топологии. Выход начала анализа свершения ветви элемента 33 задержки блока 1 управления соединен с входом 56 блока 2 формирования топологии. Выход поиска свободной модели ветви полю6 6 емым объектом в процессе моделирования сети с целью определения величины длиннейшего пути контролируемого процесса, а также с целью определения величины задержек операций контролируемого процесса. Блок 2 формирования то; палогии предназначен для коммутации моделей ветвей по заданной топологии сети, которая заключается в определении номеров ветвей, входящих в исследуемый узел сети, и номеров ветвей, выходящих из исследуемого узла сети, а также для определения свершения конечного узла сети. Блок 3 моделей ветвей предназначен для организации процесса временного моделирования длительностей ветвей сети. Генератор 4 импульсов предназначен для формирования серий импульсов ГИ! и ГИ2, сдвинутых один относительно другого, а также для формирования импульсов измерительной серии с дискретностью, обеспечивающей необходимый контроль протекания реального процесса с требуемой точностью.

Причем импульсы ГИ1 и ГИ2 вырабатываются с частотой, большей частоты импульсов измерительной серии на столька, чтобы между импульсами измерительной серии были выполнены все вычислительные процессы, связанные с формированием топологии сети. Блок 5 связи с контролируемым объектом предназначен для организации связи предлагаемого устройства с контролируемым объектом с целью получения информации о факте и номере свершившейся на объекте операции.

В блоке 1 управления (фиг.1) узел 6 памяти длитещЬнастей ветвей предназначен для хранения информации о величинах длительностей ветвей сети, а именна для хранения па адресу номера ветви кода длительности данной ветви. Узел 7 памяти номеров моделируемых ветвей предназначен для хранения инФормаций о соответствии номера модели ветви из блока 3 моделей ветвей .

1 номеру, ветви сети, моделируемой в текущий момент времени данной моделью ветви. Узел 8 памяти меток свершения ветвей сети предназначен для хранения информации а завершении процесса временного моделирования длительностей ветвей сети. Узел 9 памяти меток фак- тического окончания операций предназначен для хранения информации об окончании операций н контролируемом объ5 150992 са 48 блока 2 формирования топологии соединен с входом 57 блока 3 моделей ветвей. Выход измерительной серии элемента ИЛИ 34 блока 1 управления соединен с входом 58 блока 3 моделей ветвей. Выход кода длительности ветви узла 6 памяти блока l управления соединен с входом 59 блока 3 моделей ветвей.

l0

Выход 60 номера модели ветви блока 3 моделей ветвей соединен с адресным входом узла 7 памяти блока 1 управления. Выход 61 прерывания блока 3 моделей ветвей соединен с входом счи- 5 тывания узла 7 памяти, с входом элемента 42 задержки и через элемент

ИДИ 35 с нулевым входом триггера !2 прерывания блока 1 управления °

Выход сигнала ответа элемента

ИЛИ 26 блока 1 управления соединен с входом 62 блока 5 связи с объектом контроля. Выход 63 сигнала фактического окончания операции в контролируемом объекте блока 5 связи с объектом 25 контроля соединен с единичным входом триггера 13 внешнего прерывания и с входом записи узла 9 памяти блока 1 управления. Выход 64 номера фактически окончившейся операции в контролируемом объекте блока 5 связи с объектом контроля соединен с входом блока 20 элементов И блока управления.

Входной полюс 65 блока 2 формирования топологии предназначен для приема импульсов серии ГИ1, поступающих с генератора 4 импульсов. Входной полюс 66 блока управления и входной полюс 67 блока 2 формирования топологии предназначен для приема импульсов серии ГИ2, поступающих с генера40 тора 4 импульсов. Входной полюс 68 блока 1. управления предназначен для приема импульсов измерительной серии поступающих с генератора 4 импульсов с установленной дискретностью контроля за реально протекающим технологическим процессом. Входными полюсами устройства являются полюса 69 и 70 блока 1 управления и полюс 71 генератора 4 импульсов. Выходным полюсом

50 устройства является полюс 72 блока 1 управления, соединенный с выходом блока 25 элементов И.

В устройстве (фиг. 1) блок 1 управления предназначен для организации взаимодействия между блоком 2 формирования топологии, блоком 3 моделей ветвей и блоком 5 связи с контралиру1509926 екте. Узел 10 памяти величины задер- жек операций предназначен для хранения информации о величине отклонения времени фактического окончания опера«5 ций контролируемого объекта по сравнению с расчетным временем. Узел 11 измерения длиннейшего пути предназначен для формирования величины длительности длиннейшего пути сети в относитель-10 ных единицах и может быть выполнен в виде. счетчика со счетным входом и параллельной выдачей информации.

Триггер 12 прерывания предназначен для организации временного разделения 15 между процессом временного моделирования длительностей ветвей сети и про. цессом анализа топологии моделируемой сети. Триггер 13 внешнего прерывания предназначен для организации обработ- 20 ки внешнего прерывания при окончании операций в контролируемом объекте.

Триггер 14 фиксации опознания операций предназначен для организации процесса вычисления величины фактическо- 25

ro опоздания выполнения операций на контролируемом объекте. Сумматор 15 величины опоздания операций служит для получения разности двух кодов,поступающих на его входы, которая опре- 30 деляет величину опоздания выполнения операций на контролируемом объекте.

Регистр-накопитель 16 сумматора предназначен для промежуточного хранения величины опоздания операций и может

35 быть выполнен по схеме регистра хранения с параллельным приемом и выдачей информации.

Блок 2 формирования топологии (фиг. 2) содержит узел 73 памяти номеров начальных узлов ветвей сети, узел 74 памяти номеров конечных узлов ветвей сети, узел 75 памяти номеров выходящих ветвей узлов сети, узел 76 памяти номеров входящих ветвей узлов сети, узел 77 памяти номе45 ров первой выходящей ветви узлов сети, узел 78 памяти номеров первой входящей ветви узлов сети, регистр 79 номера выходящей ветви, регистр 80 номера входящей ветви, регистр 81 но- 50 мера конечного узла ветви, регистр 82 номера конечного узла сети, триггеры 83 и 84, дешифраторы 85 и 86, схему 87 сравнения кодов, элементы И 88 93, элементы ИЛИ 94-100, элементы 101 55 и 102 задержки, элемент НЕ 103.

Входами блока являются полюса 69 и 70, соединенные соответственно с адресным входом и входом считывания узла 73 памяти номеров начальных узлов ветвей сети. Вход 54 номера свершившейся ветви сети соединен с адресным входом узла 74 памяти номеров конечных узлов ветвей сети. Вход 56 начала анализа свершения ветви соединен с входом считывания узла 74 памяти номеров конечных узлов ветвей сети.

Вход 55 метки свершения ветви через элемент НЕ 103 и элемент ИЛИ 99 соединен с нулевым входом триггера 83.

Выход 51 поиска прерывания блока 2 формирования топологии соединен с выходом элемента ИЛИ 96. Выход 47 номера подготавливаемой к моделированию ветви соединен с выходом регистра 79 адреса выходящей ветви. Выход 49 номера анализируемой ветви соединен с выходом регистра 80 адреса входящей ветви. Выход 48 поиска свободной модели ветви соединен с выходом элемента

И 91. Выход 50 проверки свершения ветви соединен с выходом элемента И 89.

Выход 53 индикации расчета соединен с выходом элемента И 93.

Узды 73-78 памяти блока 2 формирования топологии предназначены для хранения информации о топологии моделируемой сети: узел 73 памяти — для хранения. по адресу номера каждой ветви сети номера ее начального узла, узел,74 памяти — для хранения по адресу номера каждой ветви сети номера ее конечного узла, узел 77 памяти— для хранения по адресу номера узла номера первой выходящей из этого узла ветви, узел 78 памяти — для хранения по адресу номера узла номера первой входящей в данный узел ветви, узел 75 памяти — для хранения в виде списков номеров ветвей, выходящих из узлов сети, узел ?6 памяти предназначен для хранения в виде списков номеров ветвей, входящих в узлы сети.

Регистр 79 предназначен для промежуточного хранения номера ветви при определении ветвей, выходящих из узла.

Регистр 79 может быть выполнен в виде регистра хранения с установкой и выдачей параллельного кода. Регистр 80 предназначен для промежуточного хранения номеров ветвей при определении ветвей, входящих в узел, и может быть выполнен аналогично регистру 79, Регистры Si и 82 выполнены аналогичным образом и предназначены для хранения номера анализируемого узла и конечного

)5099 узла сети соответственно. Схема 87 сравнения кодов предназначена для разрядного сравнения кодов и выдает сигнал в случае равенства кодов, подаваемых на ее входы. Дешифраторы 85 и 86 состояния Х предназначены для сравнения поступающих на них кодов с кодовой комбинацией состояния Х, заданного постоянно в схеме. )О

Блок 3 моделей ветвей (фиг. 3) содержит Г! моделей ветвей 104 (1), )04 (2),...,104(М) и узла 105 поиска моделей ветвей,(цифрами в скобках обозначены порядковые номера совершенно одинаковых по своему конструктивному исполнению и функциональному назначению блоков, узлов, элементов и полюсов).

Каждая модель ветви 104 (фиг. 3) 20 состоит из формирователя 106 временных интервалов,. триггеров 107 и 108, элементов И 109-114, элемента И 115, элементов 116 и 117 задержки.

Схема узла поиска моделей ветвей (фиг. 3) содержит шифратор 118 адреса и элементы ИЛИ 119 и 120.

Входы 59 (1), 59 (2),...,59 (Г)) кода длительности ветви блока моделей ветвей соединены с входами элементов

И 113 (1), 113(2),...,1)3(H). Входы

58(1), 58(2),.. °,58(11) измерительной серии импульсов соединены с входами элементов И 114 (1), 114(2),...,114(М)

Вход 57 (1) поиска свободной модели ветви соединен с входом элемента

И 112 (1) первой модели ветви 104 (1).

Выход элемента И 111 (1) первой модели ветви 104 (1) соединен с входом 57 (2) поиска свободной модели ветви второй модели ветви 104 (2), выход элемента И 1)1 (2) второй модели ветви 104 (2) соединен с входом 57 (3) поиска свободной модели ветви третьей модели ветви 104 (3) и т.д. Вход 52 поиска прерывания соединен с входом элемента ИЛИ !19 узла 105 поиска моделей ветвей блока 3 моделей ветвей.

Выход элемента ИЛИ 119 узла 105 поиска моделей ветвей соединен с входом поиска прерывания (1,1) первой моде- 10 ли ветви 104 (!) (первая цифра в скобках обозначает более высокий в иерархии порядковый номер, т.е. номер модели ветви, а вторая — более низкий в иерархии, т.е. порядковый номер входа или выхода этой модели).

Входы (1,1),. (2,1),...,(И)) поиска прерывания моделей ветвей 104 (1), 1

26 !О

104 (2),...,)04(N) соединены с входами элементов 109(1), 109(2),...,109(М) и 110(1), )10(2),...,110(М). Выход элемента 109(i) первой модели ветви

104(1) соединен с входом (2,1) поиска прерывания второй модели ветви 104(2), выход элемента И 109(2) второй модели ветви )04(2) соединен с входом (3.1) поиска прерывания третьей модели ветви 104(3) и т.д. Выходы (1,2),(2,2),,.. °,(М2) переполнения формирователей ) 06(1), 1 06(2), ..., !06(М) временных интервалов моделей ветвей 104(1), 104(2),...,104(М) соединены с входами элемента ИЛИ 119 узла 105 поиска моделей ветвей. Выходы (1,4),(2,4),..., (М ) сигналов прерывания с выходов элементов И 110 (1), 110(2),...,110(М) соединены с входами элемента ИЛИ 120 узла 105 поиска моделей ветвей. Выходы (1,3),(2,3). ..(М,З) сигнала моделей ветвей с выходов элементов

ИЛИ 115(1), )15(2),...,1)5(М) моделей ветвей 104(1), 104(2),...,104(М) соединены с входами шифратора 118 адреса узла 105 поиска моделей ветвей. Выход 61 прерывания блока 3 моделей ветвей соединен с выходом элемента

ИЛИ 120 узла 105 поиска моделей ветвей. Выход 60 номера модели ветви блока 3 моделей ветвей соединен с выходом шифратора 118 адреса узла 105 поиска моделей ветвей.

Формирователи 106(1),106(2),..., 106(М) временного интервала моделей ветвей 104(l), 104(2),...,)04(M) пред" назначены для временного моделирования длительностей ветвей сети и могут быть выполнены в виде двоичного счетчика с параллельным входом исходной информации.

Шифратор 118 адреса узла 105 поиска моделей ветвей предназначен для формирования кода номера каждой модели ветви.

Работа устройства рассматривается на примере вычисления длиннейшего пути с одновременным контролем выполнения операций на реальном объекте и определением величины задержки выполнения операций.

Устройство работает следующим образом.

В узлы 73-78 памяти блока 2 формирования топологии в виде списков заносится информация о топологии моделируемой сети. Регистры 79-81 предварительно обнуляются, а в регистр 82

)509926 заносится код номера конечного узла сети. Триггеры 12-14 блока 1 управления, триггеры 83 и 84 блока 2 формирования топологии, триггеры !07(1), 107(2)...,,107(M), 108(1), 108(2),..., !

08(M) блока 3 моделей ветвей находятся первоначально в нулевом состоянии. В узел 6 памяти длительностей ветвей блока 1 управления по адресу каждой ветви сети записывается код ее длительности, а узлы 7-)0 памяти, узел 11 измерения длиннейшего пути, регистр-накопитель 16 сумматора предварительно обнуляются. !5

После начального установа на полюс 69 блока 2 формирования топологии подается код номера ветви, выходящей из начального узла сети. В некоторый момент времени, совпадающий с временем начала выполнения операций на контролируемом объекте, сигнал пуска, поступающий на полюс 70, проходит через элемент ИЛИ 100 и устанавливает триггер 84 в единичное состояние. Еди-25 ничное состояние триггера 84 разрешает прохождение серии импульсов ГИ1 (полюс 65) и ГИ 2 (полюс 67) соответственно через. элементы И 90 и 91. Кроме этого, сигнал пуска через полюс 71 поступает в генератор 4 импульсов, разрешая формирование импульсов измерительной серии. Дискретность этих импульсов соответствует формату задания длительности операций сети (секунда, минута, час). Импульсы измеритель«I5 ной серии с генератора 4 импульсов поступают на входной полюс 68 блока 1 управления, Сигнал внешнего пуска, который поступает на входной полюс 70 блока 2

40 формирования топологии, проходит на вход. элемента 101 задержки и на вход считывания узла 73 памяти начальных узлов. При поступлении сигнала считывания в узле 73 памяти происходит считывание ячейки памяти по адресу номера ветви, поступающего с полюса 69, Так как ветвь выбрана, как выходящая из начального узла сети, то на выходе узла 73 памяти появляется 50 код начального узла сети, который через элемент ИЛИ 97 поступает на адресный вход узла 77 памяти первой выходящей ветви. Через время задержки, достаточное для считывания информации 55 из узла 73 памяти, сигнал пуска появляется на выходе элемента 101 задержки и поступает через элемент ИЛИ 94 на вход считывания узла 77 памяти.

По этому сигналу из узла 77 памяти по адресу начального узла считывается код номера ветви, являющейся первой в списке ветвей, выходящих из начального узла сети. Код этой ветви с выхода узла 77 памяти через элемент

ИЛИ 95 поступает на информационный вход регистра 79 выходящей ветви и записывается в него по первому импульсу ГИ1, поступающему на управляющий вход регистра с выхода элемента И 90.

Записанный код первой выходящей ветви с выхода регистра 79 блока 2 формирования топологии поступает на адресный вход узла 75 памяти, а также через выходной полюс 47 на адресный вход узла 6 памяти длительности и на информационный вход узла 7 памяти номеров моделируемых ветвей блока 1 управления.

Затем импульс серии ГИ2, сдвинутый относительно импульса ГИ1>с выхода элемента И 91 поступает на вход считывания узла 75 памяти блока 2 формирования топологии, и по адресу первой выходящей из начального узла ветви считывается код второй ветви, выходящей из того же узла. Одновременно сигнал поиска свободной модели ветви с выхода элемента И 9) через выходной полюс 48 поступает на вход считывания узла 6 памяти длительности, на вход элемента 40 задержки блока 1 управления и на входной полюс 57 блока 3 моделей ветвей. По этому сигналу и адресу номера первой выходящей из узла ветви, поступающему с полюса 47 на адресный вход узла 6 памяти, осуществляется считывание кода длительности этой ветви из узла 6 памяти. Этот код поступает на выходной полюс 50 блока 1 управления.

Сигнал поиска свободной модели ветви с полюса 57 поступает на входы элементов И 1)1(l) и 112(1) первой модели ветви 104(l) блока 3 моделей ветвей. Так как в рассматриваемый момент все модели ветвей свободные, то триггер 107(1) находится в нулевом состоянии, и сигнал с выхода элемента

И 112(1) через элемент 117(1):задерж1 ки поступает .на вход установки единичного состояния триггера )07(1). Последний устанавливается в единичное состояние, что означает занятость процессом "моделирования длительности некоторой ветви первой моделью ветви.

1509926

Кроме этого, сигнал с выхода элемента И 112(1) поступает на первый вход элемента И 113(l) и через элемент

ИЛИ 115(l) на вход шифратора 118 адреса узла 105 поиска моделей ветвей.

На второй вход элемента И 113(l) первой модели ветви 104(1) через полюс 59 поступает код длительности ветви, который заносится в качестве исходной информации в формирователь 106(1) вре" менного интервала. По сигналу, который с выхода элемента И 112(1) через элемент ИЛИ 115(1) и полюс (1,3) поступает на вход шифратора 118 адреса, формируется код номера модели ветви.

Этот код через полюс 60 поступает на адресный вход узла 7 памяти номеров моделируемых ветвей блока 1 управления . 20

На вход записи узла 7 памяти поступает сигнал поиска свободной модели ветви с выхода элемента 40 задержки.

Осуществляется запись по адресу номера выбранной модели ветви (в данном случае первой ), номера ветви, длительность которой уже внесена в формирователь 106 (1 ) временного интервала данной модели ветви 104(I ) блока 3 моделей ветвей. На этом заканчивает- 30 ся подготовка первой ветви, выходящей из начального узла сети, к процессу временного моделирования длительности.

При подготовке к моделированию ветви осуществляется считывание номера данной ветви, считывание ее длительнос35 ти, поиск свободной .от вычислений модели ветви, запись кода длительности ветви в формирователь временного ° интервала найденной свободной модели ветви, формирование кода найденной

40 свободной модели ветви и запись номера подготавливаемой ветви сети по адресу номера модели в узел памяти номеров моцелируемых ветвей.

Считанный по адресу номера первой выходящей ветви из узла 75 памяти выходящих ветвей блока 2 формирования топологии номер следующей ветви из списка выходящих из узла ветвей поступает на информационный вход регист-50 ра 79 и записывается в него с приходом на установочный вход второго импульса ГИI. Записанный в регистр 79 код вновь поступает на адресный вход узла 75 памяти, а также через полюс 4755 на адресный вход узла 6 памяти и на информационный вход узла 7 памяти блока управления. С приходом второго импульса ГИ2 на входном полюсе 48 блока 1 управления появится сигнал поиска свободной модели, по которому осуществляется считывание длительнос ти ветви из .узла 6 памяти. Код длительности ветви с выхода узла 6 памяти через полюс 59 поступает на входы элементов И 113(l), 113(2),...,f13(M) всех моделей ветвей блока 3 моделей ветвей.

Кроме этого, сигнал поиска свободной модели ветви с входного полюса 48 блока 1 .управления через полюс 57 поступает на входы элементов И 11!(1) и 112(1) первой модели ветви 104(1) блока 3 моделей ветвей. Так как триггер 107(1)первой модели ветви находится в единичном состоянии, означающем занятость первой модели ветви, то сигнал с выхода элемента 111(1) через полюс 57(2) поступает на входы элементов И 111(2) и !12(2) второй модели

104(2) ветви. Так как триггер 107(2) второй модели ветви находится в нулевом состоянии, то сигнал с выхода элемента И 112(2) поступает на вход элемента И 113 (2) и в формирователь

106(2) временных интервалов второй модели ветви 104(2) вводится информация о коде длительности подготавливаемок к моделированию ветви. Одновременно сигнал с выхода элемента И

112(2) через элемент 117(2) задержки устанавливает триггер 107(2) в единичное состояние. Кроме этого, сигнал с выхода элемента И 112(2) через элемент ИЛИ 115 (2) и полюс (2,3) поступает на вход шифратора 118 адреса уз ла 105 поиска моделей ветвей. По этому сигналу формируется код номера второй модели ветви, который через полюс 60 поступает на адресный вход узла 7 памяти номеров моделируемых ветвей блока 1 управления. На вход записи узла 7 памяти поступает сигнал с выхода элемента 40 задержки. Происходит запись кода номера второй ветви, выходящей из начального узла сети, по адресу найденной свободной модели ветви.

Так осуществляется подготовка ветвей, выходящих иэ начального узла сети, к процессу временного моделирования их длительности. Это происходило до тех пор, пока не считана последняя ветвь из списка выходящих из начального узла ветвей. При этом по

16 блока 3 моделей ветвей. С входного полюса 58 импульсы измерительной серии поступают на вход элементов И 114 всех моделей ветвей 104 блока 3 моделей ветвей. У тех моделей ветвей, у которых триггер 307 находится в единичном состоянии, на второй вход элементов И 114 поступает разрешающий потенциал с единичного выхода триггера 107 и импульсы измерительной серии с выхода элементов И 114 поступают на счетный вход формирователей 106 временных интервалов. Так продолжается до тех пор, пока хотя бы один из формирователей 106 временного интервала не выдаст сигнал об окончании процесса временного моделирования длительности ветви, или пока из блока связи с объектом контроля 5 не поступит сигнал о фактическом окончании какой-либо операции.

Рассмотрим ситуацию, когда в процессе моделирования длительности ветвей, выходящих из начального узла сети, приходит сигнал о фактическом окончании какой-либо операции. При этом на входном полюсе 63 блока 1 управления появляется сигнал фактичес" кого выполнения операции, а на входном полюсе 64 формируется код номера этой операции, Сигнал фактического окончания операции с.полюса 63 посту-. пает на единичный вход триггера 13 внешнего прерывания, устанавливая его в единичное состояние. Кроме этого, сигнал с полюса 63 поступает. на вход записи узла памяти меток фактического свершения операции. Код номера свершившейся операции с полюса 64 поступает на первый вход блока элементов

И 20. Так как в рассматриваемый момент триггер 12 прерывания находится в единичном состоянии, то на втором входе блока элементов И 20 присутствует разрешающий потенциал с единичного выхода триггера 12. Поэтому на выходе элемента И 20 формируется код номера свершившейся операции, который через блок элементов ИЛИ 29 поступает на адресный вход узла 10 памяти задержек операций, а через элемент

ИЛИ 31 на адресный вход узла 9 памяти. Происходит запись метки фактического свершения операций в узле 9 памяти по адресу номера операции, который поступает с полюса 64.

Одновременно потенциал с единичного выхода триггера 13 поступает на

15 1509926 адресу, который определяется номером последней выходящей ветви, из узла 75 памяти блока 2 формирования топологии считывается код Х> который запи5 сывается в регистр 79. Выход последнего подключен к дешифратору 85 состояния Х, поэтому в результате сравнения кодов на выходе дешифратора 85 формируется сигнал, означающий конец списка выходящих из узла ветвей. Сигнал с выхода дешифратора 85 поступает на нулевой вход триггера 84, устанавливая его в нулевое состояние. Кроме этого, сигнал поиска прерывания с вы- 15 кода дешифратора 85 через элемент

ИЛИ 96 поступает на выходной полюс 51.

С полюса 51 сигнал поиска прерывания поступает на единичный вход триггера 12 прерывания блока 1 управления, устанавливая его в единичное состояние, и на нулевой вход триггера 14 фиксации опоздания операции, устанавливая его в нулевое состояние.

Кроме этого, сигнал поиска прерывания 25 с полюса 51 через полюс 52 поступает в блок 3 моцелей ветвей. С полюса 52 сигнал поиска прерывания через элемент ИЛИ 119 узла 105 поиска моделей ветвей и полюс (1,1) поступает на вход элементов И 109(1) и 110(1) первой модели ветви 104(l). Так как в рассматриваемый момент подготовлены к моделированию все ветви, выходящие из начального узла сети, и моделей

35 ветвей, закончивших процесс моделирования нет то триггеры 108 всех моде> лей ветвей находятся в нулевом состоянии. Поэтому на выходе элементов

И 130 всех моделей ветвей присутствует потенциал низкого уровня, что дает потенциал низкого уровня на выходе элемента ИЛИ 120 узла 105 поиска моделей ветвей. Этот потенциал через полюс 61 поступает в блок 1 управле. 45 ния.

В блоке 1 управления потенциал низкого уровня, что означает отсутствие моцелей ветвей, окончивших моделирова" ние, с полюса 61 через элемент ИЛИ 35 поступает на нулевой вход триггера 32>Æ подтверждая его единичное состояние.

Потенциал высокого уровня с единичного выхода триггера 12 поступает на первый вход элемента И 23, разрешая прохождение импульсов измерительной серии через элемент И 23 и элемент

ИЛИ 34 на вход узла 11 измерения длиннейшего пути и на входной полюс 58

1509926

}8 первый вход элемента И 17, на второй вход которого поступает разрешающий потенциал с единичного выхода триггера 12. На третий вход элемента И 17 поступают сигналы серии ГИ2. Сигнал, сформированный на выходе элемента

И 17, поступает на вход элемента 36 задержки и через элемент ИЛИ 32 на вход считывания узла 8 памяти, с полю- 0 са 64 через блоки элементов И 20, ИЛИ 29, ИЛИ 31 в это время поступает код номера фактически свершившейся операции. Осуществляется проверка теоретического свершения ветви путем считывания метки свершения с узла 8 памяти. Так как в рассматриваемый момент (моделируются длительности ветвей, выходящих из начального узла сети) ни одна из ветвей сети не имеет теоретического свершения, то на выходе узла 8 памяти присутствует потенциал низкого уровня. Этот потенциал подается на вход элемента И 18, запрещая прохождение сигнала с выхода 25 элемента 36 задержки через. элемент

И 18, и через элемент НЕ 45 на вход элемента И 19, разрешая прохождение сигнала через этот элемент. Сигнал с выхода элемента И 19 через элемент

ИЛИ 26 поступает на нулевой вход триггера 13, устанавливая его в нулевое состояние. Кроме этого, .сигнал с выхода элемента ИЛИ 26 поступает на выходной полюс 62, сигнализируя об окон-, }5 чании обработки внешнего прерывания.

При обработке внешнего прерывания осуществляется запись метки фактического свершения операции в узел 9 памяти и проверка метки теоретического свершения ветви в узле 8 памяти. Если метка теоретического свершения ветви равна "0". процесс обработки внешнего прерывания оканчивается и выдается сигнал об окончании обработки.

При временном моделировании длительности ветвей, выходящих из начального узла сети, сигналы измерительной серии поступают на входы формирователей 106 временных интервалов тех моделей ветвей 104 блока 3 моделей ветвей, триггеры 107 которых находятся в единичном состоянии. Так продолжается до тех пор, пока хотя бы один из формирователей 106 временного интервала ие выдаст сигнал об окончании процесса временного моделирования длительности ветви. Сигналы с выхода формирователей 106(1), 106(2),..., 106(И) временных интервалов поступают на единичные входы триггеров 108(1), 108(2),..., 108(И), устанавливая их в единичное состояние. Одновременно сигналы с выходов формирователей 106(1), 106(2),...,106(И) временных интервалов через полюса (1,2),(2,2),...,(И,2) поступают на входы элемента ИЛИ 119 узла 105 поиска моделей ветвей.

С выхода элемента ИЛИ }19 сигнал прерывания через полюс (I,I) поступает на входы элементов И }09(l) и 110(l) первой модели ветви !04(1). Если триггер 108(1) первой модели ветви 104(1) находится в единичном состоянии, сигнал прерывания с выхода элемента

И 110(1) через полюс (1,4) и элемент

ИЛИ 120 поступает на входной полюс 62 блока 1 управления. Кроме этого, сигнал с выхода элемента 110(1) первой модели ветви 104(1) поступает на нулевой вход триггера 107(1), устанавливая его в нулевое состояние, а также через элемент ИЛИ 1!5(1) и полюс (},3) на вход шифратора }18 адреса узла 105 поиска моделей ветвей, а также через элемент 116(!) задержки на нулевой вход триггера 108(1 ), устанавливая его в нулевое состояние. По сигналу, который поступает на вход шифратора 118 адреса, формируется код номера данной модели ветви.

Этот код с выхода шифратора 118 адреса через полюс 60 поступает в блок 1 управления.

В блоке l управления код номера модели ветви с полюса 60 поступает на адресный вход узла 7 памяти номеров моделируемых ветвей. На вход считывания узла 7 памяти поступает сигнал прерывания с входного полюса 61. Происходит считывание номера ветви сети по адресу номера модели ветви из узла 7 памяти. Этот код с выхода узла 7 памяти поступает через блок элементов ИЛИ 29 на адресный вход узла 10 памяти величины задержек операций и на выходной полюс 54, через блоки элементов ИЛИ 29 и элементов ИЛИ 31 на адресный вход узла памяти меток фактического окончания операции 9 и на адресный вход узла 8 памяти меток свершения ветвей. Сигнал прерывания с полюса 61, кроме входа считывания узла 7 памяти, поступает также на вход элемента 42 задержки и через элемент ИЛИ 35 на нулевой вход тригге20

19

1509926 ра 12, сбрасывая его в нулевое состояние.

По истечении времени, достаточного для считывания информации с узла 7 памяти, на выходе элемента 42 задерж5 ки формируется сигнал, который поступает на вход записи узла 8 памяти.

Происходит запись метки свершения ветви в узел 8 памяти по адресу номера этой ветви. Кроме этого, сигнал прерывания с выхода элемента задержки 42 через элемент ИЛИ 27 поступает на вход считывания узла 9 памяти меток фактического окончания операций. Про- !5 исходит считывание метки фактического свершения операции, и, если считана ,нулевая метка (нет подтверждения фактического выполнения операции, операция задерживается), на выходе узла 9 памяти формируется сигнал низкого уровня, который через элемент НЕ 46 устанавливает триггер 14 фиксации опоздания операции в единичное состояние ° Кроме этого, сигнал с выхода элемента 42 задержки поступает на установочный вход сумматора 15 опоздания операций. На один из информационных входов. сумматора 15 поступает код из узла 11 измерения длиннейшего пути.30

Сигнал на установочном входе сумматора устанавливает функцию сумматора 15 такой, когда на выходе сумматора формируется код, поступающий на сумматор из узла !l измерения длиннейшего пути. В этом случае сумма-тор 15 выполняет функцию передачи информации с одного входа на выход. Этот код поступает на информационный вход регистра 16 накопителя-сумматора. На установочный вход последнего поступает сигнал с установочного входа сумматора 15 через элемент ИЛИ 30 и элемент 4! задержки. Осуществляется запись кода с выхода сумматора 15 в .регистр-накопитель 16, с выхода которо„45 го код поступает на информационный вход узла 10 памяти величины задержек операций. Кроме этого, сигнал прерывания с выхода элемента 42 задержки поступает на вход элемента 38 задерж- 0 ки. По истечении времени, достаточного для считывания информации из узла 9. памяти.и установки триггера 14 фиксации опоздания операции, а также времени,. достаточного для получени