Модуль пересчетной схемы в минимальном р-коде фибоначчи

Модуль пересчетной схемы в минимальном р-коде фибоначчи

Иллюстрации

Показать все

Реферат

 

Изобретение относится к импульсной технике. Может быть использовано для многоразрядного пересчета импульсов в минимальном коде Фибоначчи при любом значении Р=1,2,3,..., с возможностью наращивания разрядности. Цель изобретения - расширение функциональных возможностей и области применения путем обеспечения пересчета в Р-кодах Фибоначчи, где Р=1,2,3,.... Устройство содержит первый, второй и (Р+2)-й триггеры, первый и второй элементы НЕ, Р - й управляющий вход и Р-й управляющий выход. Для достижения цели в него дополнительно введены Р-1 триггер, Р-1 элементов И, Р-1 элементов НЕ, Р-1 управляющие ввходы и Р-1 управляющие выходы. Выбор требуемого кода осуществляется подачей сигналов на управляющие входы. 5 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (51) 4 Н 03 К 23/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

tlQ ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР

1 ! (21) 4385410/24-21 (22) 29.02.88 (46) 30.09. 89. Бюл. Р 36 (72) С.Г. Арутюнян и В.И. Арутюнян (53) 621.374.322 (088.8) (56) Авторское свидетельство СССР

Р 1172006, кл. Н 03 К 23/48, 1985, Авторское свидетельство СССР

И 1322467, кл. Н 03 К 23/00, .1987. (54) МОДЕЛИ ПЕРЕСЧЕТНОИ СХЕМЫ В МИНИМАЛЬНОМ Р-КОДЕ ФИБОНАЧЧИ (57) Изобретение относится к импульсной технике. Может быть использовано для многоразрядного пересчета импуль" сов в минимальном коде Фибоначчи при любом значении P = 1,2 3 с воэИзобретение относится к импульсной технике и может быть использовано для многоразрядного пересчета импульсов в минимальном коде Фибоначчи при любом значении P = 1,2,3,..., с воэможностью наращивания разрядности по Р+2.

Цель изобретения — расширение функциональных возможностей и области применения путем обеспечения пересчета в P-кодах Фибоначчи, где P = 1,2, 3,4,....

На фиг.1 представлена для общего случая функциональная схема модуля пересчетной схемы в минимальном P-коде Фибоначчи; на фиг,2 — то же, в

2"коде Фибоначчи; на фиг.3 — то же, в 3-коде Фибоначчи; на фиг.4 и 5 коды пересчета и временные диаграм„„SU„„1513862 А1

2 можностью наращивания разрядности.

Цель изобретения - расширение функциональных воэможностей и области применения путем обеспечения пересче-. та в P-кодах Фибоначчи, где P 1,2, 3,... ° Устройство содержит первый, второй и (Р+2)-й триггеры, первый и второй элементы HF., P-й управляющий вход и P-й управляющий выход.

Для достижения цели в него дополнительно введены P-1 триггер, P"1 элементов И, P-1 элементов HF„ P-1 управляющие входы и P-1 управляющие выходы. Выбор требуемого кода осу" ществляется подачей сигналов на управляющие входы. 2 табл., 5 ил. мы, описывающие работу схем соответственно при P 2 и Р = 3.

Предлагаемый (Р+2)-разрядный мо" дуль пересчетной схемы (фиг. 1) в минимальном P-коде Фибоначчи содержит

IK-триггеры 1.1-1.Р+2, нину 2 сбро" са, элементы И 3.1-3;Р-l, элементы

НЕ 4.1-4.Р+2, входы управления 5.15.Р, информационные выходы 6.16.Р+2, управлякицие выходы 7.1-7.Р, элемент ИЛИ 8, выход 9 переноса и счетный вход 10.

Модуль пересчетной схемы в минимальном 2-коде Фибоначчи (фиг.2) содержит IK-триггеры 11.1-11.4, шину

1 2 сбр ос а, элементы И 13. 1-13, 3, элементы НЕ 14. 1-14.3, входы управления

15. 1 и 15.2,информационные выходы

16. 1-16.4,управляющие . выходы 17.140

3 151! 86

17.2, элемент ИЛИ 18, выход 19 переноса и счетный вход 20.

Модуль пересчетной схемы в 3-коде

Фибоначчи (фиг.3) содержит IK-триггеры 21.1-21.5, кину 22 сброса, элементы И 23.1-23.4, элементы НЕ 24.1"

24.4,. нходы управления 25.1-25.3, информационные выходы 26.1-26.5, управляющие выходы 27.1-27.3, элемент fp

ИЛИ 28, выход 29 переноса и счетный вход 30.

Функционирование пересчетной схемы в минимальных P-кодах Фибоначчи объясняется на примерах для Р2 !5 (фиг.2) и Р 3 (фиг.3}.

Модуль пересчетной схемы при Р=2 (фиг.2) имеет четыре разряда.

Для наращивания разрядности общей схемы отдельные пересчетные модули 20 объединяются следующим образом. Выход 19 переноса каждого модуля схемы соединяется со -счетным входом

12 последующего модуля, управляющие выходы 17.1-17.2 - соответственно с управляющими входами 15.1 и 15.2 предыдущего модуля, входы 20 сброса объединяются.

Функционирование пересчетной схемы при Р=2 и совместном включении, например, двух модулей происходит следующим образом.

В исходном состоянии все триггеры

11.1-11,4 пересчетных схем находятся в нулевых состояниях (табл.l).

При этом на входах 15.1 и 15.2 первого модуля присутствует потенциал логической единицы (с управляющих выходов 17.1 и 17.2). При поступлении первого тактового импульса (фиг,4б) на счетный вход 12 первого модуля триггер 10.1 устанавливается в состояние логической единицы (фиг.4в), т.к. на его всех I- и К-входах присутствуют потенциалы логической единицы, пос-45 тупающие с инверсных выходов IK-триггеров 11,2 и 11.3. Этот же импульс записывает нуль в триггер 11.2, т.к. на его первом входе присутствует пот енциал логического нуля,. подаваемый 50 с прямого выхода триггера 11. 1,:а на К-входах присутствуют потенциалы логической единицы, подаваемые с инверсных выходов триггеров 11.1 и

11.4. Первым тактовым импульсом ?К- 55 триггер 11.3 тоже устанавливается в нулевое состояние, т.к. на его первом I-входе присутствует потенциал логического нуля, подаваемый от пря2 4 мого выхода триггера 11. 2, а на

К-входах — потенциалы логической единицы, подаваемые соответственно с инверсного выхода триггеров 11.2, 11.4 и с первого управляющего входа 15.1.

Триггер 11.4 находится в режиме хранения, т.к. на его втором I-нходе и первом К-входе присутствуют потенциалы логического нуля, подаваемые от триггеров 11.3 и 11.1 соответственно. На выходе лересчетной схемы устанавливается код 0000000 1.

При поступлении второго тактового импульса уровень потенциалов на

I- и К-входах триггера 11.1 соответствует логической единице, поэтому он переключается н противоположное состояние логического нуля. На I-входах триггера 11.2 присутствует потенциал логической единицы, а на первом К-входе — потенциал логического нуля и поэтому по приходу второго тактового импульса он переходит в состояние логической единицы (фиг.4г).

Так как значения логических потенциалов на I- н К-входах триггеров 11.3 и 11.4 соответствуют режимам записи нуля и хранения, то они не меняют. свое состояние. На выходе пересчет" ной схемы устананливается код 00000010.

Перед поступлением третьего тактового импульса на первых I-. и К-.входах триггера 11.! присутствуют нулевые л о гиче ские пот е нциалы с инв е рсного,выхода триггера 11.2 и он находится в режиме хранения. На выходах триггера 11.2 присутствуют логические потенциалы, соответствующие режиму, записи нуля, а на I- и К-входах ,триггера !!.3 — логические потенциалы, соответствующие режиму записи единицы. На I- и К-входах же триггера 11.4 присутствуют потенциалы, соответствующие режиму хранения, и по приходу третьего. тактового импульса на выходе пересчетной схемы устанавливается код 00000100 (фиг.4д).

Перед поступлением четвертого тактового импульса триггер 11.1 находится в режиме хранения, триггер 11.2в режиме записи нуля, триггер 11.3 ". в режиме записи нуля, а триггер 11.4в режиме записи единицы. После поступления четвертого тактоного импульса на выходе пересчетной схемы устанавливается код 00001000 (фиг.4е).

Перед поступлением пятого тактово, го импульса триггер 11.1 находится в

1!862!

О!

25

45

55

5 15

1 режиме переключения, а триггеры 11.211. 4 — в режиме хранения. После поступления пятого тактового импульса на выходе пересчетной схемы устанавливается код 00001001.

При поступпении шестого тактового импульса триггеры первого модуля находятся: триггер 11. 1 — в режиме переключения, триггеры 11.2 и 11.3 в режимах хранения,,а триггер 11.4— в режиме записи нуля, На первом, втором и третьем входах первого элемента И 13,1 присутствуют потенциалы логической единицы, подаваемые с прямых выходов триггеров 11.1 и 11.4 и с управляющих входов 15,1 и 15.2 пересчетной схемы.

Таким образом, шестой тактовый импульс устанавливает все триггеры первого модуля в исходное состояние и через первый элемент И 13. 1, элемент ИЛИ 18 и первый элемент !!Е 14. 1 с выхода 19 первого модуля поступает на вход 12 второго модуля. При этом триггер 11.1 второго модуля устанавливается в единичное состояние . (фиг,4а). На выходе пересчетной схемы устанавливается код 00010000.

При этом на выходе 17.2 второго модуля появляется потенциал логическо"

ro нуля, поступающий на вход 15.2 первого модуля.

Седьмой тактовый импульс аналогично устанавливает триггеры первого модуля в состояния: триггер 11.1 в состояние логической единицы, триг геры 11.2 — 11.4 свои состояния не меняют. На выходе пересчетной схемы устанавливается код 0001000!.

Восьмой тактовый импульс устанавливает триггеры первого модуля в состояния: триггер 11.1 — логического нуля, триггер 11.2 — логической единицы, триггеры 11.3 и 11.4 свои состояния не меняют. На выходе пересчетной схемы устанавливается код 00010010

В этом. состоянии на первом и вто" ром входах второго элемента И 13.2 первого модуля присутствуют потенциалы логической единицы, подаваемые соответственно с прямого выхода триггера 11.2 и с выхода элемента НЕ 14.2.

Перед приходом девятого тактового импульса триггеры первого модуля находятся в режимах: триггер 11.1 хранения, триггер 11.2 — записи нуля, триггеры 11.3 и 11.4-хранения. Девятый тактовый импульс устанавливает триггеры первого модуля в исходное состояние и с выхода 19 первого моду— ля поступает на вход 12 второго модуля. На выходе пересчетной схемы устанавливается код 00100000 (фиг.4и).

Десятый тактовый импульс аналогично устанавливает триггеры первого модуля в состояния: триггер 11 I логической единицы, триггеры 11.2— !

1.4 свои состояния не меняют.На выходе пересчетной схемы устанавливаетсй код 00!00001.

Одиннадцатый тактовый импульс аналогично устанавливает триггеры первого модуля в состояние: триггер

11.1 — логического нуля, триггер

;11.2 — логической единицы, триггеры

11 . .3 и 11. 4 свои состояния не меняют.

На выходе пере счетной схемы устанавливается код 00100010.

Двенадцатый тактовый импульс устанавливает триггеры первого модуля в состояния: триггер !1.1 свое состояние не меняет, триггер 11.2 — в состояние логического нуля, триггер

11.3 в состояние логической единицы триггер 11.4 свое состояние не меняет, На выходе пересчетной схемы устанавливается код 00100100.

В этом случае на первом и втором входах третьего элемента И 13. 3 присутствуют потенциалы логической единицы, подаваемые соответственно с выхода триггера 11.3 и выхода элемента 14. 3, т. к. на управляющем входе

15.1 первого модуля присутствует потенциал логического нуля. Перед приходом тринадцатого тактового импульса триггеры первого модуля находятся в режимах: триггер 11.1 — хранения, триггеры 11.2 и 11.3 — записи нуля, триггер 11.4 — хранения. Таким образом, тринадцатый тактовый импульс устанавливает триггеры первого модуля в исходное состояние и с выхода

19 первого модуля поступает на вход

12 второго модуля. На выходе перес-. четной схемы устанавливается код

01000000 (фиг. 4к). В дальнейшем пе» ресчетная схема функционирует анало, гично.

Модуль пересчетной схемы при Р 3 (фиг.3)имеет пять разрядов, а для наращивания разрядности общей схе-" мы ряд модулей объединяются следующим образом. Выход 29 переноса каждого модуля соединяется со счетным входом 22 последующего модуля, уп1511862 равляющие выходы 27,1, 27.2 и 27.3— соответственно с управляющими входами

2 1, 25.2 и 25.3 предыдущей, входы

30 сброса объединяются.

Функционирование пересчетной схемы при Р=З и совместном включении, например, двух модулей происходит аналогично описанной схеме при Р=2. Отличие заключается лишь в том, что 10 при Р=З IK-триггеры первого модуля устанавливаются в исходное состояние каждый раз не только после переполнения модуля, а также после установки одного из ТК-триггеров 21.1-21,3 в единичное состояние второго модуля (см. т абл. 2. ), Модуль пересчетной схемы в общем случае при P = n; где n = 1,2,3..., имеет P+2 разрядов, а для наращива- 20 ния разрядности общей схемы ряд моду" лей объединяется следующим образом.

Выход переноса 9 каждого модуля .(фиг.l) соединяется со счетным входом 10 последующего модуля, управля- 25 ющие выходы 7.1-7.P — соответственно с управляющими входами 5.1-5.P предыдущего модуля, а входы 30 сброса объединяются.

30 . Функционирование пересчетной схемы при P = n и совместном включении, например, двух модулей происходит аналогично описанным схемам при Р 2 и Р 3. Отличие заключается в том, что при P=n IK-триггеры первого модуля устанавливаются в исходное состояние каждый раз не только после переполнения модуля, а также посгге установки одного из триггеров 1 1 — 40

1.P.1 второго модуля в единичное состояние.

Таким образом, предлагаемый модуль пересчетной схемы позволяет произвести пересчет импульсов в мини- 45 мальных кодах Фибоначчи при любых значениях P=l,2,3,..., что свидетельствует о его широких функциональных возможностях и области применения.

50 формула изобретения

Модель пересчетной схемы в минимальном P-коде Фибоначчи.(где P=l 2, 3...), содержащая первый, второй и (Р+2)-й триггеры, входы сброса которых объединены и подключены к входу сброса пересчетной схемы, первый и второй элементы И, первый и второй элементы HF. первый вход первого элемента И является P-м управляющим входом пересчетной схемы, единичные выходы триггеров являются соответстI вующими информационными выходами пересчетной схемы, инверсный выход первого триггера является P-м управ-. ляющим выходом пересчетной схемы, прямой выход второго триггера соединен с первым входом второго элемента И, выход которого соединен с первым входом элемента EIH, прямой.вы ход первого триггера подключен к второму входу первого элемента И, первому I-входу второго триггера и первому .К-входу (Р+2)-го триггера, первый К-вход второго триггера н первый I-вход (Р+2)-ro триггера объединены и подключены к инверсному выходу первого триггера, инверсный выход второго триггера подключен к первым

I- и К-входам первого триггера, прямой выход (Р+2)-ro триггера подклю" чен к третьему входу первого элемента И, выход которого подключен к второму входу элемента ИЛИ, подключенного выходом к входу первого элемента НЕ, инверсный выход (Р+2)"го триггера подключен к вторым Т- и К-вхо-. дам второго триггера, третьи I"".. и

К-входы (Р+2)-го триггера и вход второго элемента НЕ объединены и подключены к P-му управляющему входу пересчетной схемы, выход втoparo элемента НЕ подключен к второму входу второго элемента И, синхровходы .триггеров, четвертый вход первого элемента И и третий вход второго элемента И объединены н подключены к счетному входу пересчетной схемы, а выход первого элемента HR подключен к выходу переноса пересчетной схемы, отлич ающая ся тем, что, с целью расширения функциональных возможностей и области применения за. счет обеспечения пересчета при Р=2,3, 4,..., она дополнительцо содержит

Р-1 триггеров, P-1 элементов И, P-1 элементов НЕ, P-1 управляющих входов и P-1 управляющих выходов, причем третьи входы дополнительных элементов

И и синхронизирующие входьг дополнительных триггеров объединены и подключены к счетному входу пересчетной схемы, каждые i-e I- и К-входы триггера первого разряда соединены с ин-, версным выходом триггера (i+1)-ro разряда, где i 1 2,..., (Р+1), вто9 151 рые I- h К-входы каждого m-ro триггера с третьего по (Р+2)-й разрядов соединены соответственно с прямыми и инверсными выходами триггера (m-1)го разряда, первые I- .и К-входы всех триггеров с третьего по (P+1)-й разрядов соединены с инверсным выходом триггера (Р+2)-го разряда, а их третьи I- H К-входы — с входами управления соответственно с первого по (P-1)-Й, первые входы с третьего по (Р+1)-й элементов И соединены соответственно с прямыми выходами триг1862

1О геров с третьего по (Р+1)-й разрядов, а вторые входы — с выходами с третьего по (P+l)-й элементов НЕ, входы

5 которых соединены с входами управления с (1 -1)-го по первый и с соответствующими дополнительными входами первого элемента И, а инверсные выходы триггеров с второго по Р-Й разрядов соединены с соответствукицими управ- ляющими выходами с второго по P-й, выходы дополнительных элементов И соединены с дополнительными входами элемента ИЛИ.

)511862!

51 l8b

ГО

17. и

Фиг. 2

30 а

173

212 а лк ш

2U 5 1862

1511862 ььььь ъ ьоьоооььооьооььььч ььооо о оооо ° ° ььo а» ь о a a o o a a a o a a a o a o a » ь а О ь a a ч- о о о a a a о ° ° ьсзь чв а ьььоь оьоьоо-ьооььь ь ььь ьоо оосзсз о ъ ььъ ьaaоьь оь,»оaо сзооa оьоььь ьсзаооь -оо ° °

Ьъооо Ьъ ь чь ьъсъоьъьоьоч-ььоочьоо оочоъььъ» ° ° сзз з+ зоь+Ф ъъъсi+ъзъъ ъ ъ w Фзюзюзcv cvcvcvьаью %ч з з| ъN з ззъзыъ " °, ззчззъсзьь з4 -ъ тмз сэзо ззъь ъчъ ъ нззсзс

Составитель О. Скворцов

Редактор К. Кружина Техред Л.Серд(окова Корр ект ор В. Каб аций

Заказ 5911/57. Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям н открытиям при ГКНТ СССР

113035, Москва, Я-35, Раушская наб., д. 4/5

Ю

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

aaaьaоьььоььaoaaьaььь ь оо оь ьоььь ььььооь ььь о оь ььььь оь . ° -- оо ьььoaььььз ььооьоь сзьььььa ьaьоьсзc=laaaa оь сз ьь ° - ° ° ьо ° °

a aîa aaaaa,, ьо сзоооьоьо ° ° ьоьaьоьaооооооооо ° ° о ьььь a ao a о оооо. ° °