Устройство для преобразования форматов слов двоичной последовательности

Устройство для преобразования форматов слов двоичной последовательности

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах сопряжения в процессе обмена данными с возможностью перестройки форматов слов. Целью изобретения является расширение функциональных возможностей устройства за счет перестройки разрядности, числа слов и начальной фазы преобразования. Устройство содержит счетчик слов, блок сдвига, блок синхронизации и группу элементов И. Устройство обеспечивает преобразование форматов слов двоичной последовательности за счет управляемого сдвига на мультиплексорах и перестройки параметров преобразования. 2 з.п.ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (ц 4 С 06 Р 3/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

>"- 663НМ

Пи а!ьс1 Г1 3 fF393

I» s j(p1g с »

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

Блок 3 синхронизации содержит (фиг.3) первый 23 и второй 24 сумматоры, второй 25 и первый 26 комму таторы, второй 27, третий 28 и первый 29 регистры, дешифратор 30, первый 31, второй 32 третий 33 триггеры, первый 34, второй 35, третий

36 и четвертый 37 элементы И, элеГОСУДАРСТВЕННЫЙ КОМИТЕТ

flQ ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4360558/24-24 (22) 07.01.88 (46) 07.10.89. Бюл. Ф 37 (72) А.Ф.Кулаковский (53) 681.3 (088 ° 8) (56) Гивопе Д. Россер P. Микропроцессоры и микрокомпьютеры. — М.:

Мир, 1983, с. 385, рис. 9.26.

Авторское свидетельство СССР

Р 1138000, кл. G 06 F 3/00, 1983. (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ

ФОРМАТОВ СЛОВ ДВОИЧНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ (57) Изобретение относится к вычис-. лительной технике и может быть исИзобретение относится к вычислительной технике и может быть использовано в устройствах сопряжения в процессе обмена данными с возможностью перестройки форматов слов.

Целью изобретения является расширение функциональных возможностей. устройства за счет перестройки разрядности, числа слов и начальной фазы преобразования..

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг.2схема блока сдвига; на фиг.3 — схема блока синхронизации.

Устройство содержит (фиг.1) счетчик 1 слов, блок 2 сдвига, блок 3 синхронизации, группу 4 элементов И, информационный вход 5 и вход 6 данных устройства, первый вход 7 синхронизации устройства, тактовый вход 8 устройства, вход 9 разрешения устройства, „„SU„„1513436 д1

2 пользовано в устройствах сопряжения в процессе обмена данными с возможностью перестройки форматов слов.

Целью изобретения является расширение функциональных возможностей устройства за счет перестройки разрядности, числа слов и начальной фазы преобразования. Устройство содержит счетчик слов, блок сдвига, блок синхронизации и группу элементов И. Устройство обеспечивает преобразование форматов слов двоичной последовательности за счет управляемого сдвига на мультиплексорах и перестройки параметров преобразования. 2 з.п. ф-лы, 3 ил.

1 второй вход 10 синхронизации устройства, вход 11 записи устройства, вход

12 сброса блока синхронизации, выход

13 запроса, выход 14 готовности устройства, информационный выход 15 и выход 16 синхронизации устройства, выход 17 блока сдвига, второй 18, четвертый 19 и третий 20 выходы синхронизации блока 3 синхронизации.

Блок 2 сдвига содержит (фиг.2) регистр 21 и группу 22 мультиплексоров.

3 15134 мент НЕ 38, группу 39 элементов ИЛИ, первый 40 и второй 4 1 элементы ИЛИ.

Устройство работает следующим образом.

Устройство преобразует последовательность m-разрядных входных слов в последовательность выходных слов с заданными числом слов, разрядностью слов и начальной фазой, равной номеру бита (двоичного сигнала) первого входного слова, с которого начинается последовательность выходных слов. Указанные параметры формата загружаются в устройство источником в режиме загрузки, после чего устройство в рабочем режиме формирует последовательность выходных слов, запрашивая у источника необходимые слова. Максимально возможное число разрядов выходных слов и 4m . разряды выходных слов, превышающие заданный формат, заполняются логическими нулями (маскируются) .

В режиме загрузки параметров ис- 25 точник записывает в устройство в любом порядке код числа выходных слов, код числа их разрядов, код начальной фазы, причем первыи параметр загружается обязательно, осталь- 30 ные параметры могут сохраняться без изменений. B этом режиме от источника на вход 9 подается сигнал логического "0", который поступает на информационный вход триггера 32 и записывается в него тактовыми импульсами, поступающими непрерывно по входу 8 на его вход синхронизации.

Сигнал логического "0" с единичного выхода триггера 32 поступает на информационный вход триггера 33 и записывается в него инвертированными ТИ, поступающими на вход синхронизации триггера 33 с выхода элемента НЕ 38.

Сигналы логического "0 с единичных 45 выходов триггеров 32 и 33 закрывают элементы И 34, 36 и 37, блокируя ра- бочий режим устройства. Сигнал логической "1 " с нулевого выхода триггера 32 поступает на управляющий вход

50 коммутатора 26 и коммутирует на его выходы вторые входы данных, соеди-. ненные с входами 6 данных. Сигнал логического "0" с единичного выхода триггера 32 поступает также на выход 14, подтверждая источнику состояние режима загрузки.

Коды параметров поступают по входам 6 данных на входы данных счет36 4 чика 1 слов, входы данных регистра, 29, вторые входы данных коммутатора 26, а с его выходов — на входы данных регистра 27 в сопровождении соответствующих сигналов записи. Число выходных слов в обратном коде записывается в счетчик 1 слов сигна.— лом записи, поступающим на его вход записи по входу 11. Число разрядов выходного слова в прямом коде записывается в регистр 29 сигналом записи, поступающим на его вход записи по входу 7. Начальная фаза в прямом коде записывается в регистр 27 сигнапом записи, поступающим на вход

10. Этот сигнал проходит через элемент ИЛИ 41 на вход записи регистра

27 и записывает в него код начальной фазы преобразования.

Если число в счетчике 1 слов равно максимальному (единицы во всех разрядах кода), например, при записи числа 0 в обратном коде или при счете слов в рабочем режиме, то на выходе счетчика 1 слов формируется сигнал логического "0", в остальных случаях — сигнал логической "1".

В рабочем режиме источник устанавливает на информационных входах 5 первое входное слово, а на входе 9 сигнал логической "1", который поступает на информационный вход триггера

32 и записывается в него ближайшим тактовым импульсом, действующим с входа 8 на входе синхронизации триггера 32. Следующий затем инвертированный тактовый импульс с выхода элемента НЕ 38 поступает на вход синхро.низации триггера 33 и переписывает в .него сигнал логической 1 1 с единичного выхода триггера 32. Сигнал логического "0" с нулевого выхода триггера 32 поступает на управляющий вход коммутатора 26 и коммутирует на его выходы первые входы данных „ соединенные с выходами коммутатора 25. Сигналы логической,1 с единичных выходов триггеров 32 и 33 открывают элементы И 34 и 36, сигнал логической "1" с единичного выхода триггера

32 проходит также на выход 14, сообщая источнику о переходе в рабочий режим.

Элемент И 37, подключенный к единичному выходу триггера 32 и нулевому выходу триггера 33, формирует одиночный импульс, который проходит через элемент HJIH 40, выход 18 блока

-1513436

3 синхронизации на вход записи регистра 2 1 и выход 13 запроса, обеспечивая запись в регистр 21 первого входного слова и установку источником на информационных входах 5 второго входного слова.

Код начальной фазы с выходов регистра 27 проходит через выходы 1-9 блока 3 синхронизации на адресные входы мультиплексоров 22 и задает в каждом из них связь выхода с тем входом данных, номер которого равен адресу на адресных входах. Выходы и входы данных регистра 21 подключены к входам данных мупьтиплексоров

22 со сдвигом на один разряд между соседними мультиплексорами: выход регистра 21 подключен к входу

1 данных D.; „-+, мультиплексора 22

rpe i= 0, 1,..., ш-1, j = 1, 2,..., n, j i+ 1, выход данных D; регистра 21 подключен к входу данных Э;, „ ° ., мультиплексора 221, 1б Фгде i = О, 1,..., n-2, 1+24) и. В результате из двоичной последовательности, образованной первым и вторым входными словами, на выходы

17 мультиплексоров 22 выбирается иразрядное слово, нулевым битом которого является бит первого входного слова с номером, равным начальной фазе ° Если биты входной последовательности обозначить через Х,, Х „,...

Х „, (биты первого входного слова соответственно на выходах Чэ, (, ..., О, регистра 21), Х

Х,..., Х g, (биты второго входного слова соответственно на входах

5,, 5 „ ..., 5,„, блока 2 сдвига), то при начальной фазе "2" на выходы

17 мультиплексоров 22 выбирается слОВО Х у Х у ° ° ° у Х е ЭтО слОВО поступает на первые входы элементов И 4„, 4,..., 4„, на вторые входы которых с выходов 20 „ 20

20 „ блока 3 синхронизации подается код маски, содержащей логические "0" в разрядах, превьппающих заданный формат. В результате на информационные выходы 15 устройства вьдается первое выходное слово, в котором биты Х, Х, размещаются в разрядах 15<, 15 „ ... . Сопровождающими выходные слова синхроимпульсами являются тактовые импульсы, проходящие с входа 8 через элемент И 34 на выход 16 ° Отрицательный фронт синхроимпульсов соответствует установив шимся данным на выходах 15.

Код маски формируется дешифратором 30 и последовательно соединенными элементами ИЛИ 39 „,,..., 39,,39,, вторые входы которых подключены к соответствующим выходам дешифратора

30, последним выходом соединенного с первым входом элемента ИЛИ 39 „, и выходом 20 . С выходов регистра 29 на дешифратор 30 поступает код числа разрядов выходного слова и возбуждает тот выход дешифратора 30, номер которого равен. этому числу. Сигнал логической "1" с возбужденного выхода распрос"раняется по включенным последовательно после него элементам ИЛИ 39 и формирует маску, в которой на выходах 20 с номерами, не превьппающими число разрядов выходного слона, установлены логические "1", а на остальных выходах 20 - логические "0".

Тактовые импульсы с входа 8, следующие после одиночного импульса, выделенного элементом И 37, проходят через элемент И 36 и обеспечивают формирование последующих выходных слов. Задержка этих импульсов на один такт относительно одиночного импульса на выходе элемента И 37 и синхроимпульсов на выходе элемента

И 34 обеспечивается последовательным . соединением триггерОВ и 33

И мпульсы с выхода элемента И 36 проходят через элемент ИЛИ 41 на вход записи регистра 27 и обеспечивают формирование последовательности адресов для мультиплексоров 22. Для непрерывного (без потерь и вставок битов) преобразования последовательности входных слов адреса должны удовлетворять соотношениям:

А,+n;+n (ш;

А;+и -тл, если А.+и, ш, р / Э где А,. — адрес для формирования i-го выходного слова; и — число разрядов выходных

P слов.

При этом в случае формирования адреса по второму соотношению в регистр

21 должно быть записано слово с его входов данных, а на информационные входы 5, соединенные с входами данных регистра 21, должно быть установлено следующее слово источника.

1513436

Текущий адрес А с выходов ре1 гистра 27 поступает на первые входы сумматора 23, на вторые входы которого с выходов регистра 29 поступа5 ет код числа разрядов выходных слов. Код суммы с выходов сумматора 23 поступает на первые входы коммутатора

25 и вторые входы сумматора 24, на первые входы которого с выходов регистра 28 подается обратный код числа m-1, т.е. код числа 2 -тп, где q—

% число разрядов кода числа m-1. Выходы и выход переноса сумматора 24 подключены соответственно к вторым входам и 15 управляющему входу коммутатора 25.

В сумматоре 24 образуется число

А +п +2 -m. Если А.+и

"1") на выходе переноса сумматора

24 и код числа A;.+n -ш на выходах сумматора 24, в противном случае пе- ренос отсутствует. В коммутаторе 25 на его выходы коммутируются первые или вторые входы при наличии на управляющем входе коммутатора 25 соот11Г 1 ветственно сигнала логического 0 . или логической "111. Поэтому на выходы коммутатора 25. проходят сигналы с выходов сумматора 23 при отсутствии переноса в сумматоре 24 или сигналы с выходов сумматора 24 при на( личии в нем переноса, т.е. адрес для формирования следующего выходного слова. Этот адрес проходит через

35 коммутатор 26 на информационный вход регистра 27 и записывается в него при поступлении на вход синхронизации регистра 27 очередного импульса с выхода элемента ИЛИ 41. Адрес с выходов регистра 27 проходит через выходы 19 блока 3 синхронизации на адресные входы мультиплексоров 22 и выбирает очередное выходное слово.

Сигналы с выхода переноса сумматора 24 поступают также на информационный вход триггера 31 и запоминаются тактовыми импульсами, дей50 ствующими на его тактовом входе с входа 8. Сигнал переноса с единичного выхода триггера 31 открывает элемент И 35, очередной импульс с

55 выхода элемента И 36 проходит через элементы И 35, ИЛИ 40, выход 18 блока 3 синхронизации на вход записи регистра 21, выход 13 запроса и запоминает в регистре 21 слово с его входов данных, считывает новое слово источника на информационные входы 5.

Синхроимпульсы с выходов 16 поступают также на суммирующий вход счетчика 1 слов, наращивая каждый раз его содержимое на единицу. По окончании синхроимпульса, завершившего заполнение единицами всех разрядов счетчика 1 слов, на его выходе возникает сигнал логического "0" поступающий на установочные входы триггеров 31-33 и устанавливающий их в "0". Сигналы логического "0" с прямых выходов триггеров 31-33 закрывают элементы И 34-37, блокируя рабочий режим устройства. Сигнал логического "0" с единичного выхода триггера. 32 проходит также на выход 14 готовности, сообщая источнику об окончании преобразования форматов и готовности устройства к загрузке параметров. Источник снимает сигнал логической "1" с входа 9 и может приступать к загрузке параметров форматов следующего цикла преобразования.

Формула и з обретения

1. Устройство для преобразования форматов слов двоичной последовательности, содержащее счетчик слов, блок синхронизации и блок сдвига, причем выход счетчика слов соединен с входом сброса блока синхронизации, первый выход синхронизации которого соединен с суммирующим входом счетчика слов и с выходом синхронизации устройства, второй выход синхронизации блока синхронизации соединен с управляющим входом блока сдвига, информационный вход которого соединен с информационным входом устройства,. вход разрешения, вход записи и тактовый вход устройства соединены соответственно с входом разрешения блока синхронизации с входом загиси счетчика слов и с тактовым входом блока синхронизации, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет перестройки разрядности, числа слов и начальной фазы преобразования, в устройство введена группа из N элементов И, при-, чем информационный выход блока сдвига соединен с первыми входами элементов И группы, выходы которых яв1513436

l0 ляются группой информационных выходов устройства, третий выход синхронизации блока синхронизации соединен с вторыми входами элементов И группы, второй и четвертый выходы синхронизации блока синхронизации соединены соответственно с выходом запроса устройства и с адресным входом блока сдвига, вход данных устройства соединен с информационными входами блока синхронизации и счетчика слов, первый, второй входы синхронизации устройства соединены соответственно с первым, вторым входами синхронизации блока синхронизации, выход готовности, блока синхронизации соединен с выходом готовности устройства.

2. Устройство по п. 1, о т л и — 20 ч а ю щ е е с я тем, что блок сдвига содержит И-разрядный регистр (М-разрядность входных слов, ?13 N) и группу из N M-входовых мультиплексоров, причем i-й выход регистра (i=0,1,...,M-1))5 соединен с (i-j+1)-м входом данных

j-го мультиплексора ()=1,2,. ° .,N, j i + 1), i-й вход данных регистра соединен с (i-?1-j+1)-м входом данных

j-го мультиплексора (i=0,1,...,N-2, i+2 j N), входы данных и вход записи регистра являются соответственно информационными входами и управляющим входом блока сдвига, адресные входы всех мультиплексоров группы соединены с адресным входом блока сдвига, выход которого является выходом мультиплексоров группы.

3, Устройство по п 1 о т л и 40 ч а ю щ е е с я тем, что блок синхронизации содержит с первого по третий триггеры, с первого по четвертый элементы И, элемент НЕ, первый, второй сумматоры, первый, вто- 45 рой коммутаторы, с первого по третий регистры, первый, второй элементы

ИЛИ, дешифратор и группу элементов

ИЛИ, причем выход первого элемента И соединен с первым выходом синхронизации блока, выход второго элемента

И соединен с первым входом первого элемента ИЛИ, выход которого является вторым выходом синхронизации блока, тактовый вход которого соединен с входами синхронизации первого, второго триггеров, с первыми входами первого и третьего элементов И и через элемент НЕ с входом синхронизации третьего триггера, единичный выход которого соединен с вторым входом третьего элемента И, выход которого соединен с первыми входами второго элемента ИЛИ и второго элемента.

И, второй вход которого соединен с выходом первого триггера, единичный выход второго триггера соединен с информационным входом третьего триггера, с вторым входом первого элемента И, с выходом готовности блока и с первым входом четвертого элемента

И, выход и второй вход которого соедийены соответственно с вторым входом первого элемента ИЛИ и с нулевым выходом третьего триггера, нулевой вход которого и нулевые входы первого, второго триггеров соединены с входом сброса блока, вход разрешения которого соединен с информационным входом второго триггера, первый, второй входы синхронизации блока соединены соответственно с входом синхронизации первого регистра и с вторым входом второго элемента ИЛИ, выход которого соединен с входом синхронизации второго регистра, выход которого соединен с первым входом первого сумматора, второй вход которого соединен с выходом первого регистра и с входом дешифратора, i-й выход которого (i=1,N-1) соединен с первым входом i-го элемента ИЛИ группы, выход i-ro (i=2,N-1) элемента

ИЛИ группы соединен с вторым входом (i-1)-го элемента ИЛИ группы и с третьим выходом синхронизации блока, N-й выход дешифратора соединен с вторым входом (N-1)-го элемента ИЛИ группы и с третьим выходом синхронизации блока, информационный вход которого соединен с информационным входом первого регистра и с первым входом первого коммутатора, второй вход и выход которого соединены соответственно с выходом второго коммутатора и с информационным входом второго регистра, выход которого соединен с четвертым выходом синхронизации блока, выход первого сумматора соединен с первым входом второго коммутатора и с первым входом второго сумматора, второй вход которого соединен с вьмодом третьего регистра, первый выход второго сумматора соединен с вторым входом второго коммутатора, управляющий вход которого соединен с вторым выходом второго

1513436

Фаг. 1 сумматора и с информационным входом первого триггера, нулевой выход второго триггера соединен с управляклпим входом первого коммутатора.

1513436

Составитель С.Бурухин

Редактор И.Горная Техред Л.Олийнык Корректор Т. Палий

Заказ 6080/48 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, r Ужгород, ул. Гагарина, f1 If

Г а ин 101