Запоминающее устройство с самоконтролем

Запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

Цель изобретения - повышение быстродействия устройства. Устройство содержит блоки памяти, блок управления, первый и второй дешифраторы адреса, первый блок элементов ИЛИ4, БЛОК СРАВНЕНИЯ И РЕГИСТР СДВИГА. ДОПОЛНИТЕЛЬНО ВВЕДЕНЫ ВТОРОЙ И ТРЕТИЙ БЛОКИ ЭЛЕМЕНТОВ ИЛИ и счетчик адреса. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) А1 (ц 4 С 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМ

ПРИ ГКНТ СССР (21) 3994104/24-24 (22) 19. 11.85 (46) 07,10.89. Бюл. 1Ô 37 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) С.В.Анцупов, В.Н.Балакин, Н.H.Êàðïîâà, A.Ñ.Ìàðêèí и Вернер Финстербуш (53) 681.327(088.8) (56) Патент США и 3719929, кл. 340-146.1, опублик. 1974.

Авторское свидетельство СССР

Н - 763974, кл. G 11 С 29/00, 1978. (54) (57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С

САМОКОНТРОЛЕМ, соцержащее блоки памяти, блок управления, первый и второй дешифраторы адреса, первый блок элементов ИЛИ, блок сравнения и регистр сдвига, причем выходы первого дешифратора адреса подключены к адресным входам одного из блоков памяти, выходы регистра сдвига подключены к одним из информационных входов блока сравнения, выходы блоков памяти поразрядно соединены с входами первого блока элементов ИЛИ, причем первый выход блока управления подключен к входу сдвига регистра сдвига, второй выход — к входам чтения блоков памяти, а третий выход блока управления соединен с входами записи блоков памяти, первый вход блока управления подключен к выходу блока сравнения, второй вхоц блока управления подключен к одному из выходов первого дешиф- ратора адреса, о т л и ч а ю m е е с я тем, что, с целью повышения быстродействия устройства, в него введены вто2 рой и третий блоки элементов ИЛИ и счетчик адреса, информационный вход которо о является адресным входом устройства, выходы младших и старших разрядов счетчика адреса подключены соответственно к входам первого и второго дешифраторов адреса, выходы которых соединены соответственно с адрес ными входами других блоков памяти и одними из входов второго блока элеменrов ИЛИ, выходы которого подключены к входам выборки блоков памяти, выходы которых и выходы второго блока элементов ИЛИ соединены с другими информационными входами блока сравнения, одни из входов третьего блока элементов ИЛИ являются информационнььч входом устройства, а выход третьего блока элементов ИЛИ подключен к информационному входу регистра ( сдвига, выходы которого соединены с информационными входами блоков памяти,причем третий, четвертый и пятый вхо ды блока управления являются соответс венно первым, вторым входами режима работы и входом пуска устройства, чет вертый, пятый и шестой выходы блока управления подключены соответственно к счетному входу, входу сброса и входу записи счетчика адреса, седьмой выход блока управления подключен к другим входам второго блока элементов

ИЛИ, восьмой выход блока управления является контрольным выходом устройст ва, девятый выход блока управления соединен с входом записи регистра сдвига, десятый выход блока управления подключен к другим входам третьего блока элементов ИЛИ, одиннадцатый выход блока управления соединен с управляющим входом блока сравнения.

3 1513523

Изобретение относится к вычислительной технике и может быть исполь. зовано для проверки работоспособности блоков памяти.

Цель изобретения — повышение быстродействия устройства..

На фиг. 1 изображена структурная схема устройства, на фиг. 2 — функциональная схема блока управления. 10

Ус тр ойст в о с одержит бл ок 1 упр авления, счетчик 2 адреса, первый 3, второй 4 дешифраторы адреса, первый блок 5 элементов ИЛИ, К блоков 6 памяти (К > 1), блок 7 сравнения, ре- 15 гистр 8 сдвига, второй блок 9 элементов ИЛИ, третий блок 10 элементов ИЛИ, адресный вход 11 устройства, соответственно первый 12 и второй 13 входы режима работы устройств, вход 14 пус- 20 ка устройства, информационный вход

15, соответственно контрольный 16 и информационный 17 выходы устройства, Блок 1 управления содержит регистр

18 адреса,,постоянное запоминающее устройство (ПЗУ) 19, регистр 20 команд, дешифратор 21 команд, блок 22 формирования адреса, триггер 23 записи, триггер 24 теста, блок 25 коммутации эталона, триггер 26 ошибки и гене-30 ратор 27 импульсов.

Устройство работает следующим образом.

Устройство имеет три основных режима работы. 35 1 "Работа" — осуществляется только запись и чтение информации в режиме пользования памяти.

2. "Тест" — осуществляется проверка работоспособности блоков памяти (при 40 необходимости).

3. "Проверка" — при наличии временной избыточности проверяется правильность записи информации в последнюю адресуемую ячейку в режиме пользова- 45 ния, Первые два режима работы определяются кодом, поступающим на вход блока по входу 13 устройства: единичный сигнал соответствует режиму "Работа", а нулевой — "Тест". Дополнительный режим работы задается по входу 12 устройства, причем единичный сигнал соответствует режиму "Запись", а нулевой — "Чтение". Отсутствие сигнала "Пуск" по входу 14 и предварительное выполнение записи в память определяю" третий режим работы "Проверка".

В режимах "Работа" и "Запись" заносится адрес обращения к памяти в счетчик 2. Адрес поступает на дешифраторы 3 и 4, определяя тем самым ячейку обращения ° Одновременно на информационный вход 15 поступает информация и через блок 10 элементов ИЛИ она поступает на входы регистра 8, устанавливается в "1" триггер 23 за" писи. Производится запись информации в регистр 8 и далее в блоки 6. После завершения цикла записи блок 1 управления выдает сигнал, который поступает на вход счетчика 2 адреса и осуществляет прием следующего адреса с входа 11 в счетчик 2, и операция повторяется.

При наличии нуля на входе 12 устройство переходит в режим "Чтение".

Определение адреса ячейки происходит как было описано выше. Информация с выбранного блока 6 памяти передается на входы блока 5 элементов ИЛИ и затем на вход 17 устройства.

При необходимости пользователь может выполнить проверку работоспособности блоков 6 памяти. Задав соответствующий код на входе 13, он переводит устройство в режим "Тест". Блок 1 управления хранит программу с набором команд, определяющих проверку блоков б памяти по одному или набору определенных тестовых алгоритмов, таких как "бегающий нуль", "бегающая единица", " шахматное поле и т.д.

Когда будет проверена последняя ячейка блоков б памяти, возбуждается последний выход дешифратора 3. Наличие единицы информирует блок 1 управления об окончании тестового цикла.

Третий режим работы дает возможность совместить работу памяти с проверкой правильности записи при наличии временной избыточности, этот режим работы задается соответствующим кодом на входе 14. В этом случае после режима

"Запись" начинает выполняться проверка правильности занесения информации в последнюю адресуемую ячейку памяти.

При этом на счетчике 2 адреса сохраняется прежний адрес, а на регистре

8 информация, которая будет являться эталонной при сравнении. Поскольку каждый из выходов блока 9 элементов

ИЛИ соединен одновременно с входом выборки блоков б памяти и с соответст5 151 вующим входом блока 7 сравнения, то разблокируются те входы блока 7 сравнения, на которые поступает считанная из соответствующего блока 6 памяти информация. Таким образом, сравнивается только считанная информация с зталон. ным кодом, а информация на выходах

3523 6 остальных блоков памяти не учитывается при проверке. В случае несовпадения блок 1 управления выдает сигнал

5 на выход 16 устройства. Если цикл проверки не закончился до поступления новой команды "Пуск", то проверка прекращается.