Устройство генерации адресной последовательности для контроля оперативных накопителей

Устройство генерации адресной последовательности для контроля оперативных накопителей

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для генерации адресных последовательностей при функциональном контроле оперативных запоминающих устройств. Устройство может быть использовано также для задания тестовых последовательностей при функциональном контроле других цифровых устройств, генерации псевдослучайных чисел с равномерным законом распределения. Цель изобретения - расширение области применения за счет генерации произвольных тестовых последовательностей. Устройство содержит регистр 1 микрокоманд, арифметико-логический блок 2, регистр 3, первый блок 4 сравнения, блок 5 управления, первый мультиплексор 6, блок 7 синхронизации, блок 8 памяти, выходной регистр 9, первый 10 и второй 11 сдвигатели, блок 12 элементов ИЛИ, второй блок 13 сравнения, регистр 14 состояния, второй мультиплексор 15, триггер 16, элемент ИЛИ 17, первый 18 и второй 19 элементы И. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4250945/24-24 . (22) 16.04.87 (46) 07.10.89. Бюл. Р 37 (72) А.К. Трещановский и В.П. Пасенков (53) 681 . 327. 6 (088. 8) (56) Авторское свидетельство СССР

У 957279, кл. Г 11 С 29/00, 1980.

Патент СИА - 4293950, кл. С 06 F 11/00, Г 01 R 31/28, 1981. .(54) УСТРОЙСТВО ГЕНЕРАЦИИ АДРЕСНОЙ

ПОСЛЕДОВАТЕЛЬНОСТИ ДЛЯ КОНТРОЛЯ ОПЕРАТИВНЫХ НАКОПИТЕЛЕЙ (57) Изобретение относится к вычислительной технике и предназначено для генерации адресных последовательностей при функциональном контроле оперативных запоминаюцих устройств. Устройство может быть использовано также

ÄÄSUÄÄ 1513524 А1 дпя задания тестовых последовательностей при Ьункциональном контроле других цифровых устройств, генерации псевдослучайных чисел с равномерным законом распределения. Цель изобретения — расширение области применения за счет генерации произвольных тестовых последовательностей. Устройство содержит регистр 1 микрокоманд, ариАметическо-логический блок 2, регистр

3, первый блок 4 сравнения, блок 5 управления, первый мультиплексор 6, блок 7 синхронизации, блок 8 памяти, выходной регистр 9, первый 10 и второй 11 сдвигатели, блок 12 элементов

ИЛИ, второй блок 13 сравнения, регистр Я

14 состояния, второй мультиплексор 15, триггер 16, элемент ИЛИ 17 первый 18 и второй 19 элементы И. 3 ил.

С:

1513524

Изобретение относится к вычислительной технике, предназначено для генерации адресных последовательностей при функциональном контроле опе5 ративных запоминающих устройств и может быть использовано также для задания тестовых последовательностей при функциональном контроле других цифровых устройств, генерации псевдослу- 10 чайных чисел с равномерным законом распределения.

Пель изобретения — расширение области применения за счет генерации произвольных тестовых последовательностей.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — структура слова микрокоманды, выполняемой устройством; на"фиг. 3 — временная щ диаграмма работы устройства.

Устройство содержит регистр 1.микрокоманд,арифметическо-логический блок (АЛБ) 2, регистр 3, первый блок 4 сравнения, блок 5 управления, первый ?5 мультиплексор 6, блок 7 синхронизации, блок 8 памяти, выходной регистр 9, первый 10 и второй 11 сдвигатели, блок элементов ИЛИ 12, второй блок

13 сравнения, регистр 14 состояния, второй мультиплексор 15, триггер 16, элемент ИЛИ 17, первый 18 и второй 19 элементы И, информационные входы 20 устройства, входы 21 задания режима, информационные выходы 22 устройства, выходы 23 . состояния устройства1вход

24 синхронизации, входы 25 задания внешних условий.

В качестве АЛБ 2, блока 8 памяти, сдвигателей 1 0 и 11 могут быть исполь- 0 зованы БИС соответствующего функционального назначения, .например БИС

АЛУ К500ИП181, БИС двухадресной регистровой памяти К1800РП6,. многоразрядный программируемый сдвигатель

К1800ВР8. Для получения необходимой разрядности устройства используется параллельное подключение нескольких секций указанных БИС.

Устройство генерирует адресные по«>О следовательности путем выполнения микрокоманд, загружаемых в регистр 1.

Выходы и группы выходов регистра 1 соответствуют полям микрокоманды, приведенным на фиг. 2

Устройство работает следующим об- . 5 разом.

В начале работы проводится загруз ка регистров блока 8 через информационные входы устройства. Для этого сигнал с первого выхода регистра 1 переключает мультиплексор на прием информации с информационных входов.

Информация с первых выходов регистра

1 задает режим пересылки данных с входа АЛБ 2 на его выход и далее на вход регистра 3. Сигнал с выхода регистра 1, проходя .через элемент ИЛИ

17 на вход первого элемента И 18, разрешает прохождение сигнала с второго выхода блока 7 через первый элемент

И 18 на вход синхронизации регистра 3, в результате чего данные с выхода

АЛБ 2 записываются в регистр 3. Информация с выходов регистра 1 устанавли- вает первый сдвигатель 10 в режим передачи информации на выход без изменения, а второй сдвигатель 11 с помощью сигналов управления с седьмых выходов регистра 11 поддерживает на своих выходах состояние логического нуля. Поэтому с выхода регистра 3 данные без изменения проходят через первый сдвигатель 10 и блок элементов

ИЛИ 12 на информационные входы-выходы блока 8 памяти. Сигнал, поступающий с выхода регистра 1 на первый вход блока 7, определяет подачу сипналов с пятого и шестого выходов блока 7 соответственно на входы запрета выхода и записи по второму информационному выходу-входу блока 8. При этом пре- кращается вывод информации из блока 8 на его входы-выходы, разрешается ввод информации в блок 8 с выходов блока элементов ИЛИ 12 через указанные выходы-входы и производится запись в блок 8 по адресу, апределяемому кодом, поступающим с выходов регистра 1 на вторые адресные входы блока 8 . Описанные действия выполняются за один такт работы устройства. Для загрузки регистров блока 8 необходимо выполнение соответствующего числа микрокоманд.

Рассматривается работа устройства в течение одного такта работы. Вначале проводится загрузка микрокоманды в регистр 1. Это происходит по переднему фронту сигнала, поступающего с первого выхода блока 7 на вход синхронизации регистра 1. Во всех случаях, когда на входе блока 5

II II установл ен уровень логического 0 код операции АЛУ определяется информацией, поступающей с первых выходов регистра 1 на входы блока 5 и далее

5 151 с выходов блока 5 на входы управления АЛБ 2. Если с выхода регистра 1 и с выхода триггера 16 на входы второго элемента И 19 подаются логические "1", то сигнал с выхода элемента И 19, поступая на вход блока 5 управления, определяет для АЛБ 2 режим передачи данных с его входов на выход без изменения, независимо от информации на первых выходах регистра 1.

Сигнал, поступающий с выхода регистра 1 на вход управления мультиплексором 6, подключает к входам АЛБ 2 либо информационные входы устройства, либо выходы блока 8. Адреса регистров блока 8, подключаемые к информационным выходам, определяются соответственно кодами, поступающими с четвертых и пятых выходов регистра 1 на первые и вторые адресные входы блока 8. При наличии на первом входе первого элемента И 18 сигнала разрешения, который поступает через второй элемент ИЛИ 17 либо с выхода регистра 1, либо с выхода триггера 16, синхронизирующий импульс- с второго выхода блока 7 через элемент И 18 поступает на вход синхронизации регистра 3, обеспечивая запись в него с выходов АЛБ 2 результата выполнения арифметического или логического действия. Таким образом, кроме безусловных операций, устройство позволяет выполнять условные операции двух видов: причем условные операции

1-го вида (на выходе регистра 1 в этом случае логический "0") изменяют содержимое регистра 3 в соответствии с кодом на первых выходах регистра 1 лишь после удовлетворения проверяемого условия. Условные микрокоманды

2 — го вида (на выходе регистра 1 логическая "1") при отсутствии условия выполняют операцию АЛБ 2 в соответствии с кодом на первых выходах регистра 1, а при наличии условия осущест-. вляют передачу данных с вторых входов

АЛБ 2 на выходы без изменения благодаря тому, что сигнал с выхода второ1 го элемента И 19, поступая на вход блока 5 управления, устанавливает на входах управления АЛБ 2 соответствующий код операции. Очевидно, что для такой микрокоманды в любом случае

1 I производится запись данных в регистр

3. Минимальный набор операций АЛБ 2 включает в себя: сложение, вычитание, 1О

55 сравнения поступают соответственно на второй и первый входы регистра 14 и записываются в него по импульсу с третьего выхода блока 7. Информация с выходов регистра 14, а также с входов внешних условий поступает на входы мультиплексора 15, на входы управления которого с выходов регистра 1 подается код для выбора проверяемого условия при выполнении устройством условной операции. Таким образом, проверяемый сигнал поступает с одного из входов мультиплексора 15 на его выход и далее на информационный вход триггера 16, причем логическая "1" означает, что условие удовлетворено. Информация записывается в триггер 16 в конце такта сигналом, подаваемым на вход синхронизации триггера с четвертого выхода блока 7.

Результат проверки условия может быть использован в следующем такте работы устройства для выполнения условной микрокоманды.

Данные с выходов регистра 3 поступают также на входы первого сдвигателя 10 и выходного регистра 9, запись в который производится в конце такта сигналом с четвертого выхода блока 7. Это обеспечивает подачу адресного кода на выходы устройства и на информационные входы второго сдвигателя 11 с задержкой на один такт. Выполняемые сдвигателями 10и 11 операции определяются кодами, задаваемыми на их входах управления соответственно с шестых и седьмых выхо.дов регистра 1. В зависимости от микрокоманды первый сдвигатель 10 может пересылать данные с входов на выходы без изменения, осуществлять их сдвиг на нужное число разрядов или поддерживать на выходах уровни логического

"0". Выходы второго сдвигателя 11 также могут быть установлены в состояние логического "0". Кроме того, возможен также сдвиг данных, задержанных на один такт. Операция сдвига для.второго сдвигателя 11 используется только при генерации псевдослучайных ад3524 увеличение и уменьшение на единицу, логические И, ИЛИ и ИСКЛИЧАИЩЕЕ ИПИ, Поступая с выходов регистра 3 на первые входы блоков 4 и 13 сравнения, адресный код сравнивается с данными, подаваемыми на вторые входы этих элементов с выходов блока 8. С выходов элементов 4 и 13 результаты

1513524 ресных кодов. В этом случае первый 10 и второй 11 сдвигатели должны обеспечивать соответственно. сдвиг вправо и сдвиг влево на заданное число разрядов. Дпя записи данных с выходов

5 блока элементов ИЛИ 12 в блок 8 памяти по его информационным входам-выходам на первый вход блока 7 с восьмого выхода регистра 1 подается сигнал, 10 обеспечивающий появление импульсов на пятом и шестом выходах блока 7, что переводит блок 8 в режим записи по адресу, определяемому кодом, поступающим с пятых выходов регистра 1 на 15 адресные входы блока 8.

Выходы состояния устройства используются внешним устройством управления последовательностью микрокоманд.

Для регенерации псевдослучайной 20 последовательности, основанной на характеристическом полиноме вида Х +

Ф

+ Х + 1, используется рекуррентное соотношение: А „ ф А„, O+ (Õ(A +

+ Х А „ ) mod2,ãäå Х вЂ” оператор 25 сдвига числа влево (S > О) и вправо (S < 0), m = — 3 А — число в регистЯ и- ре 3; выражение в скобках — число в одном из регистров блока 8 памяти.

Количество используемых регистров блока . 8 равно m: R „... R,„.

Алгоритм регенерации включает в себя последовательность из m микрокоманд, выполняемых циклически под управлением внешнего устройства, задающего количество циклов. При выполнении каждой микрокоманды цикла на входы второй группы АЛБ 2 через мультиплексор 5 поступают.данные из регистра R; блока 8, АЛБ 2 выполняет операции А„= А„, Q+ R а результат загружается в регистр 3. Первый сдвигатель 10 осушествляет сдвиг числа An 45 на (p q) разрядов вправо, а второй сдвигатель 11 выполняет сдвиг влево . на ((тп+1) q-pJ разрядов числа А, хранящегося в выходном регистре 9 после предыдущего такта работы. Та50 ким образом, результат операции чис()q p .-p ло Х А n —, An,„÷åðåç блок 12 поступает на вторые выходывходы блока 8 и записывается в регистр Р, 7. Аналогичные действия выполняются последовательно для каждого из регистров R, ... R, используемых в микрокомандах цикла.

Младшая половина разрядов адресного слова, генерируемого устройством, может быть использована в качестве адреса строки Х контролируемой памяти, а старшая половина разрядов — в качестве адреса столбца Y..

Однако наиболее полно преимущества предлагаемого устройства проявляются при генерации адресов Х и Y раздельно с помощью двух таких устройств.

В этом случае выходы состояния одного из устройств подключаются к входам внешних условий другого и наоборот. Это позволяет независимо изменять адреса строки и столбца, что лучше соответствует матричной структуре контролируемой памяти, и задавать более сложные тестовые последовательности.

Формула и з о б р е т е н и я

Устройство генерации адресной последовательности для контроля оперативных накопителей, содержащее регистр микрокоманд, арифметическологический блок, регистр, первый блок сравнения, блок управления, первый мультиплексор, блок синхронизации, выходы арифметическо-логического блока. соединены с информационными входами регистра, выходы которого соединены с входами первой группы первого блока сравнения и с информационными входами первой группы арифметическо-логического блока, информационные входы второй группы которого соединены с выходами первого мультиплексора, входы группы управления арифметическологического блока соединены с вйходами блока управления, группа информационных входов которого соединена с выходами первой группы регистра микрокоманд, первый выход блока синхронизации соединен с входом синхронизации регистра микрокоманд, о т л ич а ю щ е е с я тем, что, с целью расширения области применения за счет генерации произвольных тестовых последовательностей, в него введены блок памяти, выходной регистр, первый и второй сдвигатели, элемент ИЛИ, блок элементов ИЛИ, первый и второй элементы И, второй блок сравнения, регистр состояния, второй мультиплек сор и триггер, выход триггера соединен с вторыми входами элемента ИЛИ и вторым элементом И, выход которого

1513524

io соединен с входом задания режима блока управления, выходы регистра соединены с входами первой группы второго блока сравнения, информационными входами первого сдвигателя, информационными входами выходного регистра, выходы которого соединены с информационными входами второго сдвигателя и являются информационными выходами 1р устройства, выходы первого сдвигателя соединены с входами первой группы блока. элементов ИЛИ, выходы второго сдвигателя соединены с входами второй группы блока элементов ИЛИ, вы- 15 ходы которого соединены с входами второй группы второго блока сравнения и информационными входами-выходами блока памяти, информационные выходы которого соединены с входами второй 2п группы первого блока сравнения и информационными входами второй rpymr> первого мультиплексора, информационные входы первой группы которого являются информационными входами уст- 25 ройства, информационные входы регистра микрокоманд являются входами задания режима устройства, выход элемента ИЛИ соединен с первым входом первого элемента И, выход которого со- 30 единен с входом синхронизации регистра, выход второго мультиплексора соединен с информационным входом триггера, выход второго блока сравнения соединен с и ервым информяционщ1м входом у регистра состояния, второй информационный вход которого соединен с выходом первого блока сравнения, другие информационные входы регистра состояния являются входами задания внешних условий устройства, выходы регистра состояния соединены с соответствувующими информационными входами второго мультиплексора, первый и второй выходы регистра состояния являются первым и вторым выходами состояния устройства, выходы третьей, четвертой, пятой, шестой и седьмой групп регистра микрокоманд соединены соответственно с управляющими входами второго мультиплексора, адресными входами первой и второй групп блока памяти, управляющими входами первого и второго сдвигателей, второй, восьмой и девятый выходы регистра микрокоманд соединены соответственно с управляющими входами первого мультиплексора, входом управления записью блока синхронизации, первыми входами элемента ИЛИ и второго элемента И, второй. вход блока синхронизации является входом синхронизации устройства, первый, второй, третий, четвертый, пятый, шестой выходы .блока синхронизации соединены соответственно с входом синхронизации регистра микрокоманд, вторым входом первого элемента И, входом синхронизации регистра состояния, входом синхронизации выходного регистра и триггера, входами обращения и режима блока памяти..

1513524

3g/7Я38 регистр

7Ьт77 г +! ВыбОДкО д0ниб!х

ЗУ7ИЪ | иУдЛОКа Е д

)РГП/СЮО

Л7/7ИЪ,И юулылпл

Юдлжд

УВЯЗ|

pezucmp

Составитель !0, Сычев

Текред П.Олийнык

Корректор М. Самборская

Редактор Г. Гербер

Заказ 6088/52

Тираж 558

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-издательский комбинат "Патент",, r. Ужгород, ул. Гагарина, 101