Устройство для сопряжения двух процессоров через общую память

Устройство для сопряжения двух процессоров через общую память

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем. Целью изобретения является расширение области применения устройства путем обеспечения возможности двустороннего обмена информацией между оперативной памятью и каждым из сопрягаемых с ней процессоров. Это достигается тем, что в устройство дополнительно введены второй шинный формирователь 3, мультиплексор 5 управления оперативной памятью и элемент НЕ 7. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) А1

И1) 4 G 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К Д ВТОРСК0МУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4340552/24-24 (22) 06.11.87 (46) 15.10.89. Бюл. № 38 (71) Пермское научно-производственное объединение "Парма" (72) В.И. Киселев, F..Â. Каюшев, А.А. Волков, В.А. Антипин, M.Б. Циглер и С.Г. Чуев (53) 681.325 (088.8) (56) Патент CIIIA № 4400801, кп. G 11 С 7/00, 1983.

Авторское свидетельство СССР № - 128?167, кл. G 06 F 12/16, 13/16, 1985.

2 (54) УСТРОЙСТВО ДЛЯ СОПРЯ) (ЕНИЯ ДВУХ

ПРОЦЕССОРОВ ЧЕРЕЗ ОБЩУЮ ПАИЯТЬ (57) Изобретение относится к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем. Целью изобретения является расширение области применения устройства путем обеспечения возможности двустороннего обмена информациеи между оперативной памятью и каждым из сопрягаемых с ней процессоров. Это достигается тем; что в устройство дополнительно введены второй шинный формирователь 3, мультиплексор 5 управления оперативной памятью и элемент НЕ 7. 1 нл.

1515172

Изобретение относится к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем.

Целью изобретения является расшире5 ние области применения путем обеспечения возможности двустороннего обмена информацией между оперативной памятью и каждым иэ сопрягаемых с ней процес- 10 соров.

На че .>теже приведена структурная схема предлагаемого устройства.

Устройство содержит блок 1 оперативной памяти, первый и второй шинные формирователи 2 и 3, мультиплексор 4 адреса, мультиплексор 5 управления оперативной памятью, триггер 6, элемент НЕ 7, шины 8 и 9 адреса первого и второго процессоров, входы 10 и 11 2р запроса доступа к блоку оперативной памяти первого и второго процессоров, выходы 12 и 13 предоставления доступа к блоку оперативной памяти первому и второму процессорам, шины 14 и 15 25 управления режимом работы блока оперативной памяти первого и второго процессоров, шины 16 и. 17 обращения к блоку оперативной памяти первого и второго процессоров, шины 18 и 19 3р данных первого и второго процессоров, первый и второй процессоры 20 и 21.

Устройство работает следующим об разом.

Процессор, обращающийся к блоку 1, оперативной памяти, выставляет сигнал на входе 10 запроса доступа к блоку 1 оперативной памяти, обеспечивая переключение триггера 6 в состояние единицы и разрешая тем самым прохождение 40 адреса с шины 8 адреса через мультиплексор 4 адреса на адресные входы блока 1 оперативной памяти. Одновременно обеспечивается включение в работу первого шинного формирователя 2 45 и коммутация мультиплексора 5 управления оперативной памятью. Процессор 20, получив сигнал с выхода 12 предоставления доступа к блоку 1 оперативной памяти, Формирует сигналы на шинах 14 и 16 управления режимом работы блока

1 оперативной памяти и обращения к блоку 1 оперативной памяти, выбирая тем самым направление коммутации первого шинного формирователя 2 и обес55 печивая управление режимом работы (записью или считыванием информации) блока 1 оперативной памяти. По завершении цикла работы с блоком 1 оперативной памяти процессор 20 снимает сигнал с входа 10 запроса доступа к блоку 1 оперативной памяти и устройство переходит в режим ожидания запроса.

При обращении к блоку 1 оперативной памяти второго процессора 21 устройство работает аналогично.

При одновременном появлении сигналов на входах 10 и 11 запроса доступа к блоку 1 оперативной памяти триггер

6 сохраняет свое состояние, осуществляя обслуживание одного из процессоров аналогично описанному процессу.

После снятия сигнала с входа 10 или 11 запроса доступа к блоку 1 оперативной памяти процессором 20 или 21, получившим доступ, триггер 6 переключается за счет наличия на его входе сигнала запроса от другого процессора 20 или 21 и устройство обслуживает соответственно другой процессор.

Формула из о бре тения

Устройство для сопряжения двух процессоров ч ерез общую память, содержащее блок оперативной памяти, мультиплексор адреса, первый шинный формирователь, триггер, причем первый и второй лнформ;цнонные входы мультиплексора адреса соединены с адресными B».лодами соотвстственно первого и второго процессоров, информационн-";Л выход мультип ексора адреса соединсн с адресным вход.:и блока оперативной памяти, информационный вход-выход которого соединен с первым информационным входом-выходом первого шинного формирователя, второй информационный вход-выход которого соединен с входом-выходом данных первого процессора устройства, выход триггера соединен с управляющим входом мультиплексора адреса и с входом разрешения первого шинного формирователя, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения путем обеспечения возможности двустороннего обмена информацией между оперативной памятью и каждым из сопрягаемых с ней процессоров, в него введены второй шинный формирователь, мультиплексор управления оперативной памятью и элемент HE причем первый информационк»й входвыход второго шинного формирователя соединен с информационным входомСоставитель В. Геращенко

Редактор Ю. Середа Техред Л.Олийнык Корректор В. Кабаций

Заказ 6?77/46 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям н открытиям при ГКНТ СССР

113035, Москва, iK-35, Раушская наб., д. 4/5

Произвоцственно-издательский комбинат "Патент", r.Óêãoðoä, ул. Гагарина,10!

5 15 выходом блока оперативной памяти, второй информационный вход-выход второго шинного формирователя соеди. нен с входом-выходом данных второго процессора устройства, выход запроса которого соединен с инверсным входом сброса триггера, инверсНЫй вход установки которого соединен с выходом запроса .от первого процессора устройства, выход управления чтением-записью от первого процессора которого соединен с управляющим входом первого шинного формирователя и первым информационньи входом первой группы мультиплексора управления оперативной памятью, второй информационный вход первой группы которого соединен с выходом управления обменом от первого процессора устройства, выход управления чтением-записью от второго процессора устройства соединен с упоавляющим входом второго шинного фор15172 6 мирователя и первым информационньи входом второй группы мультиплексора управления оперативной памятью, второй информационный вход второй груп5 пы которого соединен с выходом управления обменом от второго процессора устройства, первый информационный выход мультиплексора управления оперативной памятью соединен с входом управления чтением-записью блока оперативной памяти, вход управления обменом которого соединен с вторьм информационньи выходом мультиплексора управления оперативной памятью, вход управления которого соединен с выходом триггера, входом подтверждения запроса от первого процессора устройства и входом элемента НЕ, выход которого соединен с входом paspeшения вуорого шинного формирователя. и входом подтверждения запроса второму процессору устройства.