Устройство для умножения ленточной матрицы на вектор

Устройство для умножения ленточной матрицы на вектор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для вычисления произведения ленточной матрицы на вектор при решении систем линейных уравнений, построении цифровых фильтров. Целью изобретения является повышение быстродействия. Новым в устройстве являются введение элементов задержки на такт и организация новых связей между операционными блоками. Изобретение позволяет сократить время вычисления произведения ленточной матрицы на вектор. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 06 F 15/347

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ф

I (тхх) а

a;„b,, K I,2,...,и, ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlQ ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4402310/24-24 (22) 15.01.88 (46) 23.10.ф9. Бюл. 11 39 (71) Институт микроэлектроники

АН СССР (72) А.А.Крйчмара, А.А.Сердцев и А .В.Соколов (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1429127, кл. G 06 F 15/347, 1987.

ТИИЭР, 1984, с.141, рис.7. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЛЕНТОЧНОЙ МАТРИЦЫ НА ВЕКТОР

Изобретение относится к вычислительной технике и может использоваться для вычисления произведения ленточной матрицы на вектор при решении систем линейных уравнений, построении цифровых фильтров.

Целью изобретения является повышение быстродействия.

На фиг.1 представлена функциональная схема устройства; на фиг.2 — схема операционного блока.

Устройство содержит m (m — ширина ленты матрицы) операционных блоков 1 и (ш-1) элементов 2 задержки.

Операционный блок содержит первый

3, второй 4 и третий 5 регистры, умножитель 6 и сумматор 7.

Устройство работает следующим образом.

Элементы вектора произведения с (с; ) могут быть получены периодически повторяющимися операциями

„„SU„„1517039 А 1

2 (57) Изобретение относится к вычислительной технике и может быть использовано для вычисления произведения ленточной матрицы на вектор при решении систем линейных уравнений, построении цифровых фильтров. Целью изобретения является повышение быстродействия. Новым в устройстве являются введение элементов задержки на такт и органиэация новых связей между операционными блоками. Изобретение позволяет сократить время вычисления произведения ленточной матрицы на вектор, 2 ил.

Эта последовательность операций может быть получена за счет конвейерного прохождения вектора Ь „ через р операционных блоков 1.

Входные потоки данных формируются внешним устройством и подаются на входы, как показано на фиг.1.

Каждый операционный блок 1 выполняет следующую функцию: с„,„(e)-с»(e-1)+а»(t-1) Ь,„(t-1).

Все синхрониэирующие входы регистров 3 — 5 и элементов 2 задержки на такт тактируются единым синхросигналом, так что в каждом такте данные передаются от одного операцион1517039 с = (c;) Яц

0

Яд

an а„

П82

Qg)

О а > 92

Яу ного блока к другому. Рассмотрим порядок вычисления элементов вектора

На третьем такте в третьем операционном блоке 1 вычисляется значение а Ь,, на четвертом такте это зна» чение записывается в третий регистр

5. На пятом такте частичная сумма записывается в элемент 2 задержки на такт, в четвертом операционном блоке

1 вы шсляется а, Ь и суммируется сс значением в элементе ? задержки, на шестом такте с, поступает на выход> через такт вычисляется с, и т.д.

Формула и з о б р е т е н и я

Устройство для умножения ленточнсй матрицы на вектор, содержащее m операционных блоков (m — ширина ленты матрицы), каждый из которых содержит первый, второй и третий регистры, множитель и сумматор, вход и выход второго регистра подключены соответственно к первым входу и выходу операционного блока, вход первого регистра подключен к второму входу операционного блока, выход операционногс> блока соединен с выходом третьего регистра, вход которого соединен с выходом сумматора, первый вход кого рого соединен с третьим входом опера5 ционного блока а второй вход — с выУ ходом умножителя, первый и втс рой входы которого соединены соответственно с первым выходом операционного блока и выходом первого регистра, 1р синхровход операционного блока подключен к синхровходам всех регистров, умножителя и сумматора, nepB6IH вход

i-го операционного блока (i=-1,m) подключен к i-му входу первой группы входов устройства, второй вход 1-го операционного блока (j 2,m) подключен к второму выходу (j-1)-го операционного блока, а второй вход первого операционного блока " к входу второй группы входов устройства, выход устройства соединен с третьим выходом m-го операционного блока, о т л и ч а ю щ е е с я тем, что, с целью повьш>ения быстродействия, в

25 устройство введены m-1 элементов saдержки, причем вход р-го элемента задержки (р = 1, в-1) подключен к третьему выходу р-го операционного блока, а выход р-го элемента задержки подключен к третьему входу (р+1)го операционного блока, синхровходы всех операционных блоков подключены к синхровходу устройства.

151 i039

0 0(.

Составитель К.Кухаренко

Редактор О.Юрковецкая Техред JI.Олийнык Корректор О. Ципле

Заказ 6392/52 Тираж 668 Подписное

ВНИИПИ Государстненного комитета по изобретениям и открьгиям при ГКПТ СССГ

113035, Москва, iK-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", Ужгnpnä, ул. Гагарина, 101