Многокоординатное устройство для управления

Многокоординатное устройство для управления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике управления и регулирования и может быть использовано в системах числового программного управления для управления исполнительными органами станков. Цель изобретения - упрощение устройства. Многокоординатное устройство управления содержит датчики перемещений, блок данных, регистр номера координаты, коммутатор аналогового напряжения, цифроаналоговый преобразователь, блок синхронизации, блок связи, содержащий каналы связи по числу управляемых координат, блоки вычисления перемещения, интерфейсный блок. Организация связей между блоками выполнена таким образом, что устройство приобретает новые технические свойства, выражающиеся в повышении точности и скорости слежения за перемещениями подвижных органов станка, упрощении устройства, так как все преобразования сигналов датчиков перемещений в устройстве осуществляются в виде цифровых кодов. 3 з.п. ф-лы, 22 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11) (1) 4 С 05 В 19/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 42Ь6400/24-24 (22) 22.06.87 (4Ь) 15 ° 11.89. Бюл. Р 42 (72) Г.П.Грикун, В.В.Дорощук и Л.Ф.Кулиш (53) 621.503.55(088.8) (5Ь) Авторское свидетельство СССР

Р 748351, кл. С 05 В 19/18, 1978.

Авторское свидетельство СССР

У 913337, кл. G 05 В 19/18, 1980. (54) МНОГОКООРДИНАТНОЕ УСТРОИСТВО

ДЛЯ УПРАВЛЕНИЯ (57) Изобретение относится к технике управления и регулирования и может быть использовано в системах числового программного управления для управления исполнительными органами станков. Цель изобретения — упрощение устройства. ИногокоординатИзобретение относится к технике управления и регулирования и может быть использовано в системах числового программного управления для управления исполнительными органами станков °

Цель изобретения — упрощение многокоординатного устройства для управления, повышение точности и скорости управления перемещениями исполнительными органами станка.

На фиг. 1 приведена блок-схема многокоординатного устройства для управления; на фиг. 2 — схема блока синхронизации; на фиг. 3 — схема делителя частоты блока синхронизации, пример исполнения; на фиг. 4—

2 ное устройство управления содержит датчики перемещений, блок данных, регистр номера координаты, коммутатор аналогового напряжения, цифроаналоговый преобразователь, блок синхронизации, блок связи, содержащий каналы связи по числу управляемых координат, блоки вычисления перемещения, интерфейсный блок. Органиэация связей между блоками выполнена таким образом, что устройство приобретает новые технические свойства, выражающиеся в повышении точности и скорости слежения за перемещениями подвижных органов станка, упрощении устройства,так как все преобразования датчиков перемещений в устройстве осуществляются в виде цифровых кодов. 3 з.п.ф-лы, 22 ил. временные диаграммы работы блока синхронизации; на фиг. 5 — схема блока формирования адреса; на фиг.6— временные диаграммы и форма сигналов на выходе датчика перемещений; на фиг. 7 — схема блока связи; на фиг. 8 — блок-схема первого блока вычисления перемещений; на фиг. 9 временные диаграммы преобразования кодов сигналов датчика в код двоичного числа первым блоком вычисления перемещений; на фиг. 10 — временные диаграммы работы блока задания; на .фиг. 11 — блок-схема второго блока вычисления перемещений; на фиг.12 временные диаграммы работы второго вычислителя перемещений; на фиг.13— 1522155 временные диаграммы ввода информации из блока данных в буферный регистр, на фиг. 14 — блок-схема интерфейса связи устройства; на фиг ° 15 — блоксхема схемы формирования ответных сигналов синхронизации (СИП); на фиг. 16 — временные диаграммы ввода данных; на фиг. 17 — блок-схема блока оперативного управления; на 1О фиг. 18 - временные диаграммы вывода данных о значении величин коэффициентов интегрирования и начального управляющего воздействия в блок опе- . ративного управления; на фиг. 19— временные диаграммы работы блока оперативного управления в режиме интерполяции; на фиг. 20 — временные диаграммы работы блока оперативного .управления В режиме слежения за счет внутренней отрицательной связи по положению от датчиков за время между циклами интерполяции управляющего воздействия на фиг. 21 — схема блока аналоговой памяти, пример исполнения; на фиг. 22 — схема вычитающего элемента,. пример исполнения.

Устройство содержит блок 1 синхронизации, формирователь 2 адреса, датчик 3 перемещений, блок 4 связи, первый 5 и второй 6 блоки вычисления перемещений, интерфейсный блок

7, блок 8 оперативной памяти, блок 9 данных, цифроаналоговый преобразо-. ватель 10, коммутатор 11 аналогового напряжения, регистр 12 номера коор35 динат и выходные усилители 13.1-13.п.

Блок 1 синхронизации (фиг, 2) образуют задающий генератор 14, делитель 15 частоты, элемент И 16, элементы НЕ .17 и 18. Делитель частоты (на 3) состоит из двоичного счетчика 19 и элемента И 20.

Формирователь 2 адреса (фиг. 5) содержит первый 21 и второй 22 дво- 45 ичные счетчики и дешифратор 23.

Блок 4 связи (фиг. 7) состоит из дешифратора 24 адреса и в каждом канале связи из первого .25 и второго

26 регистров, элементов 27 и 28

50 сравнения, элемента ИЛИ-НЕ 29 и эле ментов И 30-32. Блок 5 (фиг. 8) содержит регистр 33 данных, регистр 34 адреса, элемент 35 сравнения, элемент 36 оперативной памяти„ вычитающий элемент 37, преобразователь 38 кодов, второй сумматор 39, буферный регистр 40, элементы НЕ 41 и 42.

Блок 6 включает (фиг. 11) элемент

43 оперативной памяти, сумматор 44, буферный регистр 45, регистр 46 данных, элемент ИЛИ 47 и передатчик 48 данных. Интерфейсный блок 7 (фиг. 14) образуют приемник 49 данных, первый 50 и второй 51 регистры, селектор 52 адреса, дешифратор 53 адреса, D-триггер 54, элементы И 5557, элемент ИЛИ 58 и блок 59 формирования ответных сигналов, который состоит из (фиг. 15) первого 60, второго 61 и третьего 62 .D-триггеров, элементов И 63 и 64 и элемен тов НЕ 65 и 66.

Блок оперативного управления (фиг. 17) содержит элементы И 67-69, первый 70 и второй 71 регистры адреса регистр 72 следящих координат, регистр 73 адреса интерполяции, первый 74,и второй 75 арифметические элементы (АЛУ), первый 76 и второй

77 регистры данных, элементы 78-80 оперативной памяти (ОЗУ), регистр 81 данных управления приводом, счетчик

82 импульсов, дешифратор 83, элементы НЕ 84-87, элементы ИЛИ 88-89 и элементы И 90-92.

Блок аналоговой памяти содержит операционные усилители 93 и 94, резисторы 95.-100 и емкость 101.

На фиг. 22 приведен пример исполнения вычитающего элемента, который содержит сумматор 102, первый 103 и второй 104 элементы HE.

Устройство работает следующим образом.

Блок 9 при включении питания многоканального устройства анализирует уровни напряжения на своих входах контроля питания. Если напряжение питания устройства в норме, то с выхода "Сброс" по шине "Сброс" распространяется сигнал высокого логического уровня. По этому сигналу в исходное состояние, при котором на информационных выходах — низкие логические уровни сигналов, устанавливаются счетчики 21, 22, 82, регистры 12, 25, 26, 33, 34, 40, 45, 46, 50, 51, 71, 72, 73, 76, 77и81и

D-триггеры 60 и 61..

После этого блок 9 производит запись нулевых логических уровней сигналов в ячейки элементов 43, 78, 79 и 80 оперативной памяти следующим образом.

На выходе блока 59.формирования ответных сигналов в исходном состоя5 нии сигнал "Разр. Прд" высокого логического уровня, потому что на вхоцах элемента И-HE 64 — низкие логические уровни сигналов. Приемник 49 при наличии высокого логического

- уровня сигнала на входе (С) разрешения принимает двоичный многоразрядный код адреса, выставленного блоком 9. После установки адреса блок 9 выставляет сигнал синхрониза ции адреса (СИА) на свою шину СИА.

Высокий логический уровень сигнала

СИА свидетельствует о том, что адрес блока 9 данных выставлен на выходах приема (передачи адреса) данных. По положительному фронту сигнала СИА младшие разряды (например, ОР...ЗР) с информационных выходов приемника 49 запомнятся регистром

50. Одновременно селектор 52 по комбинации высоких и низких логических уровней сигналов старших разрядов (например, 6р... 15p) с вторых информационных выходов приемника 49 определяет соответствие принадлежности адреса полю адресов многоканального устройства управления. Если адрес принадлежит этому полю, то на выходе Ан селектора 52 адреса появляется высокий логический уровень сигнала и одновременно разрешается прохождение, транзитом дополни:тельных разрядов адреса (например, 4р и 5р)с первого выхода на соответствующие выходы Ао, А „,, селектора 52. По положительному фронту сигнала СИА логические уровни сигналов с информационных выходов селектора

52 будут эанисаны в регистр 51. При наличии высокого логического уровня сигнала на информационнбм выходе А регистра 51, а следовательно, высоких уровней сигналов на входах разрешения дешифратора 53 адреса появляется высокий логический уровень сигнала, затем блок 9 выставляет сигнал "Ввод" с высоким логическим уровнем сигнала и убирает двоичный код адреса со своих информационных выходов, так как он уже расшифрован селектором 52 адреса и его логические уровни сигналов уже находятся в . регистрах 50 и 51. Таким образом освобождаются выходы приема (передачи адреса) данных блока 9 для приема данных от передатчика 48. Наличие высокого логического сигнала

"Ввод" на первом входе разрешения

6 дешифратора 53 адреса позволяет дешифратору 53 расшифровать дополни" тельные разряды А, А „ <, принятые

5 регистром 51 (например, 4р и 5p) .

При условии, что сигналы Ад, А „, низкого логического уровня, на вы.ходе дешифратора 53 появляется сигнал высокого логического уровня, что свидетельствует о принадлежности выставленного блоком 9 адреса полю адресов элемента 43 оперативной папяти.

Высокий логический уровень сигнала на выходе элемента И 63, возникший в результате поступления на его входы высоких логических уровней сигналов, инвертируется элементом

НЕ 65, поступает íà D-вход D-триггера 60. D-триггеры 60 и 61 находятся к этому моменту в исходном состоянии, при котором на их выходах— нулевые логические уровни сигналов.

По положительному фронту импульса

25 с выхода элемента ИЛИ 58, возникmего в результате установки сигнала

"Ввод", D-триггер 60 запоминает состояние нулевого логического уровня сигнала, присутствующего на его

D-входе. В результате на инверсном выходе D-триггера 60 устанавливается высокий логический уровень сигнала.

По положительному фронту импульса частоты F 2 на информационном выходе

D-триггера 61 возникает также высокий логический уровень сигнала, по которому D-триггер 60 через S-вход устанавливает на своем инверсном выходе нулевой логический уровень

4 сигнала (фиг. 16) . По следующему положительному фронту импульса частоты F 2 на выходе D-триггера устанавливается низкий логический уровень сигнала. В результате на выходе

D-триггера 61 формируетсяеимпульс, по которому на выходе элемента И 55 устанавливается высокий логический уровень сигнапа. Одновременно высокий логический уровень сигнала присутствует íà D-входе D-триггера 54.

По положительному фронту импульса частоты Р 5 на (прямом) первом выходе D-триггера 54 устанавливается высокий логический уровень сиг55 нала Разр ввода, а на втоРом (инверсном) выходе — сигнал низкого логического уровня "Разр. изм".

Высокий .логический уровень сигнала

"Разр. ввода на выходе выборки

1522155

45 (Ч} регистра 50 разрешает выдачу двоичного кода числа, обозначающего адрес ячейки элемента оперативной памяти, относящейся к одному из ка5 налов управления многоканального устройства управления (например, первого канала) .Количество разрядов одного двоичного слова, относящегося к одному адресу элемента 43 опе- 10 ративной памяти, равно не менее 8, что: соответствует одному байту передавае- мой информации. С информационных выходов элемента 43 оперативной памяти данные поступают через буферный регистр 45, передатчик 48 по каналу связи к входам передачи (приема данных) адреса (АД) блока 9 дан ных. Благодаря различным логическим

"уровням сигналов "Разр. ввода™ и 20 ., "Разр. изм" с выходов D-триггера 54 обеспечивается поочередная работа регистра 34 адреса и регистра 50 на входы адреса элемента 43 оперативной памяти. Таким образом, блок 9 посредством регистра 50 извлекает из указанной ячейки элемента 43 оперативной памяти необходимые для реализации алгоритма работы устройства данные. Данные на выходе элемента 43 30 оперативной памяти — постоянные с момента выдачи адреса по отрицательному фронту частоты F 2 до отрицательного фронта частоты F 4. Сигнал частоты F 5 имеет высокий логический уровень. Сигнал "Разр. ввода" с выхода D-триггера 54 также имеет высокий логический уровень. В результате на выходе элемента И 63 появляется сигнал "Запись регистра" (Зап. Pr) .

По положительному фронту сигнала

"Зап. Рг™ данные с информационных вькодов элемента 43 оперативной памяти заносятся в буферный регистр

45. Одновременно сигнал "Разр. ввода через элемент ИЛИ 47 по входу R устанавливает и удерживает на информационных выходах регистра 46 низкие логические уровни сигналов. Как только на входе У управления элемента 43 оперативной памяти установится высокий логический уровень сигнала частоты F 2, нулевые логические уровни сигналов с выходов регистра

46 данных записываются в ячейку элемента 43 оперативной памяти вмес55 то ранее находившейся информации.

Таким образом, блок 9 данных,выполняя первоначальное считывание, очищает многоразрядную ячейку элемента

43 оперативной памяти, в которой накапливаются при вычислении перемещений данные по одному иэ каналов управления. Наличие высокого логического сигнала "Ввод", а следовательно, высокого логического уровня сигнала на выходе элемента ИЛИ 58 позволяет через элемент НЕ 66 разблокировать D-триггер 62 по S-входу, из-за которого постепенно íà его инверсном выходе удерживался сигнал нулевого логического уровня. Таким образом, по положительному фронту сигнала ОУ (фиг. 16) с выхода D-триггера 61 в D-триггер 62 записывается нулевой логический уровень сигнала с D-входа. В результате на инверсном выходе D-триггера 62 устанавливается высокий логический уровень ответного сигнала синхронизации (СИП), сигнализнрукнций блоку 9 данных о том, что информация на выходах передатчика стабильна. Наличие сигналов "Разр. ввода" и СИП на входах элемента И 64 вызывает появление сигнала "Разр. Прд" низкого логического уровня, по которому данные измерителя с буферного 45 регистра через передатчик 48 передаются на входы приема-передачи данных-адреса блока 9 данных и принимаются блоком .

9 данных. Приняв сигнал СИП, блок 9 данных снимает высокие логические уровни сигналов со своих выходов

"Ввод" и СИА и заканчивает обмен по данному адресу с одним из каналов измерителя. (например, первым). Так как сигналы СИА и "Ввод" стали низкого логического уровня, то дешифратор 53 прекращает выдачу сигнала высокого логического уровня со своего информационного выхода. На выходе элемента И 55 также устанавливается низкий логический уровень сигнала из-за отсутствия высокого логического сигнала ОУ на входе, который по положительному фронту импульса частоты F 5 запоминается

D-триггером 54 (фиг, 13). В результате сигнал "Разр ° ввода" становится низкого логического уровня, а сиг.нал "Разр. изм" — высокого логического уровня и запрещается выдача регистру 50 двоичного кода (АрО... ...ApN) на адресные входы элементов

36 и 43 оперативной памяти, но разрешается выдача двоичного кода

55

Блок 9 данных по этой же подпрограмме начальной установки продолжает установку в исходное состояние, при котором во всех ячейках осуществлена запись нулевых логических уровней сигналов элементов 78-80 оперативной памяти (фиг. 17) блока 8 оперативного управления. Для этого блок

9 выставляет на информационные входы приемника 49 многоразрядный двоичный код адреса (напрнмер, 16-разрядный). Так как сигналы "Раэр. Прд" высокого логического уровня, как и в случае "Ввод данных", то приемник

49 принимает многоразрядный двоичный код адреса со своих входов и транслирует младшие разряды (например, Ор...Зр) к информационным входам регистра 50, сигналы дополнительных разрядов (например, 4р и 5р)к первым информационным. входам селектора 52 адреса и сигналы старших разрядов (например бр... 15р) — к вторым информационным входам селектора 52 адреса. После установки адреса блок 9 данных выставляет сигнал синхронизации адреса СИА. Высокий логический уровень сигнала СИА свидетельствует о том, что адрес блоком 9 данных выставлен в канал связи. По положительному фронту сигнала СИА младшие разряды (Ор...3p) с информационных выходов приемника 49 запоминаются регистром 50, а также регистром 71.

Селектор 52 аналогично описанной операции ввода данных от третьего вычислителя 6 расшифровывает старшие разряды адреса (бр.. ° 15р) и выставляет на выходе А„ высокий; логический уровень сигнала по которому через селектор 52разрешается прохождение дополнительных разрядов (4р, 5р) соответственно навыходы А, A„, .

Регистр 51 по положительному фронту сигнала СИА, передаваемому блоком 9 параллельно двоичному коду адреса, запоминает состояния логических уровней информационных входов. Для доступа блока 9 к ячейкам элемента

78 оперативной памяти в такте выдачи адреса (A5 по фиг. 13) 4-й и 5-й разряды должны быть установлены в

"1". Указанные разряды по сигналу

СИА от блока 9 данных записываются в регистр 70. В результате на первом и втором выходах регистра 70 адреса присутствуют высокие логичес-, 15

9 15221

АрО...АрИ на указанные элементы 36 и 43 оперативной памяти регистру 34 адреса. Кроме того,по сигналу высокого логического уровня "Разр.

11

5 изм разрешается выдача импульсов частоты F 3 и F 4. Из-за отсутствия высокого логического сигнала "Ввод от блока 9 данных D-триггер 62 по

S-входу на своем инверсном выходе устанавливает сигнал низкого логического уровня благодаря наличию логической единицы на выходе элемента НЕ 66. Поэтому снимается высокий логический уровень сигнала

СИП. ак как логический уровень сигнала "Разр.ввода" стал низким, то снимается с выхода элемента И 63 высокий уровень сигнала "Зап. Pr".

Из-за высокого логического уровня 2р сигнала "Разр. Прд" передатчик 48 прекращает выдачу данных в канал.

На этом обмен блока 9 по вводу данных с ячеек элемента 43 оперативной памяти по адресу первого канала заканчивается. Блок 9 данных выставляет адрес для приема данных с ячейки элемента 43 оперативной памяти, соответствующих второму каналу измерителя. Для этого блок 9 данньк

30 в младших разрядах адреса (Ор... Зр), передаваемого 16-разрядным двоичным кодом, вместо двоичного кода нуля "О " (ОООО) вьщает двоичный код "1 " (0001), что соответствует адресу второго канала. Потом снова выставляет сигналы СИА, "Ввод", принимает сигнал СИП и параллельно данные из многоразрядной ячейки второго канала. В элементе 43 оперативной памяти теперь записаны логичес- 40 кие уровни с выходов регистра 46 по адресу второго канала. Этот процесс — "Ввод данных" — блок 9 данных повторяет по адресам ячеек всех каналов управления, реализованных в 45 многоканальном устройстве, до тех пор пока не будут занесены нулевые логические уровни сигналов во все ячейки элемента 43 оперативной памяти. После этого блок 9 данных в свой внутренний оперативный регистр процессора записывает нулевые логические уровни сигналов, куда были приняты данные последнего канала многоканального устройства с ячеек эле- 55 мента 43 оперативной памяти, и заканчивает процесс установки ячеек элемента 43 оперативной памяти в исходное состояние.

1522155

55 кие уровни сигналов, свидетельствующие о том, что адресное поле младших разрядов адреса (Ор... Зр) относится к элементу 78 оперативной памяти. Высокий логический уровень сигнала на выходе А регистра 51 разрешает появление высокого логического уровня сигнала на выходе элемента И 56. После выдачи сигнала СИА блок 9 снимает многоразрядный двоичный код адреса со своих выходов адреса-данных, который теперь уже запомнен регистром 51 и регистром 70, а самые младшие разряды (Ор... Зр) регистром 71, регистр 50 сигналом

"Вывод" по входу Ч установлен в, третье состояние. Блок 9 выставляет высокий логический уровень сигнала

"Вывод", по которому элементом

ИЛИ 58, элементом НЕ 65, D-триггерами 60 и 61 вырабатывается (как и в случае описанного процесса ввода данных измерителя) сигнал ОУ (фиг.18) (опрос, устройства) высокого логического уровня, а также элементом НЕ 66 и D-триггером 62 вырабатывается высокий логический уровень ответного

СИП. Сигнал СИП, поступающий на вход приема ответного сигнала блока

9 данных, указывает теперь блоку 9 данных на готовность блока 8 оперативного управления принять данные в элемент 78 оперативной памяти. Наличие высоких логических сигналов на входах элемента И 90 вызывает появление на его выходе сигнала высокого логического уровня. По этому сигналу выходы регистра 71 адреса (фиг. 18) подключаются к адресным входам элементов 78-80 оперативной памяти. По двоичному коду адреса с выхода регистра 7 1 выбира- ются соответствующие ячейки элементов 78-80. Блок 9 данных к этому моменту выставляет по шинам, ранее передавшим адрес, нулевые логические уровни данных, которые запоминаются ячейками элемента 78 оперативной памяти, так как только на входе записи этого элемента присутствует высокий логический уровень сигнала с выхода элемента И 68 (фиг. 17), что бы о определено наличием единиц в дополнительных разрядах адреса (4 р, 5р), а следовательно, на первом и втором информационньк выходах регистра 70. Прием низких логических уровней сигналов данных и запись их в ячейки элементов 78 оперативной памяти соответствуют очищению (исходному состоянию) информации в ячейках укаэанным двоичным кодом адреса с выхода регистра 71 (например, по адресу первого канала управления). После передачи данных блок 9 данных снимает сигналы "Вывод", СИА со своих выходов. На выходах элемента И 57 и элемента ИЛИ 58 устанавливаются низкие логические уровни сигналов. В результате через элемент НЕ 66 на инверсном выходе

D-триггера 62 по S-входу устанавливается логический уровень сигнала, что соответствует снятию сигнала

СИП. Низким логическим уровнем сигнала ОУ устанавливается логический уровень сигнала на выходе элемента

И 90, который по входу выборки выходов (V) запрещает выдачу двоичного кода адреса с информационных выходов регистра 71 переводом их в третье состояние, при котором их выходное сопротивление велико. На этом цикл вывода данных в элемент 78 оперативной памяти по адресу одного из каналов многоканального устройства (например, первого) блок 9 заканчивает н вновь выставляет адрес, соответствующий элементу 78 оперативной памяти следующего (второго) канала управления. После этого блок

9 повторяет установку высоких логических уровней сигналов СИА, "Вывод", далее ожидает, как и в предыдущем цикле, высокого логического сигнала СИП и в итоге выдает низкие,логические уровни сигналов данных, которые запоминаются ячейками, соответствующими в элементе 78 оперативной памяти адресу последующего (второго) канала управления. Далее блок повторяет цикл нулевых логических уровней данных по адресам ячеек элемента 78 оперативной памяти последующих каналов, пока все ячейки элемента 78 оперативной памяти не окажутся заполненньнки низкими логичес.кими уровнями сигналов, что соответствует установке элемента 78 оперативной памяти в исходное состояние.

Блок 9 данных переходит к выводу нулевых логических уровней данных в элементы 79 и 80 оперативной памяти.

Процесс вывода данных полностью совпадает с описанным для элемента 78 оперативной памяти и отличается только адресом, а точнее, наличием

1522155 нулевого логического сигнала в младшем дополнительном разряде (4р) при высоком логическом уровне сигнала в старшем (5р) дополнительном разряS де. В результате по такой комбинации логических сигналов дешифратор 58 адреса на своем выходе не выдает высокий логический уровень сигнала.

Но эти логические уровни сигналов по сигналу СИА от блока 9 данных записываются в регистр 70 адреса.

В результате на первом информационном выходе регистра 70 адреса устанавливается низкий логический уровень сигнала, а на втором информационном выходе — высокий логический уровень сигнала.. В результате благодаря элементу НЕ 85 разрешается прохождение сигнала высокого логического уровня с выхода элемента И 67 через элемент И 69 вместо элемента

И 68. Поэтому через элемент ИЛИ 89 высокий логический уровень сигнала на входах W элементов 79 и 80 разрешает запись данных с информационных выходов элементов 79 и 80 в ячейки, указываемые тем же вторым регистром

71 адреса, хранящим двоичный код адреса одного из каналов управления при выводе данных из блока 9 (например, первого канала, потом, при повторном выводе данных, второго, третьего и до тех пор,пока не очистятся все ячейки элементов 79 и 80 оперативной памяти последуницих каналов). Так как данные на информационные входы элемента 79 оперативной памяти непосредственно с блока 9 данных не поступают, то очищение 40 ячеек этого элемента происходит благодаря наличию нулевых логических уровней сигналов в ячейках элемента

78 оперативной памяти, а также благодаря работе арифметических элементов 74 и 75 на вычитание из-за присутствия высокого логического уровня сигнала на выходе элемента НЕ 84.

Тогда в ячейках элемента 79 оперативной памяти, в которых сохранились высокие логические уровни, они бу50 .дут скомпенсированы благодаря приходящему сигналу по этому же разряду данных с арифметического элемента с обратным знаком, так как при вычитании двоичного кода на входах А из двоичного кода нуля на входах

В получим число со знаком минус. Ин" формационные выходы регистра 77 на время вывода данных из блока 9 отключены от информационньк входов элемента 80 оперативной памяти изза наличия на входе выборки выходов (Ч) регистра 77 низкого логического уровня сигнала с выхода элемента

НЕ 86, так как в это время на выходе элемента И 90 должен быть высокий логический уровень сигнала. Таким образом, записью нулей в ячейки элементов 79 и 80 оперативной памяти блок 9 заканчивает выполнение подпрограммы установки многоканального устройства в исходное состояние и переходит на программу управления перемещениями.

Прямоугольные импульсы частоты

F 1 с выхода задающего генератора 14 (фиг. 2) поступают на вход делителя

15 частоты. Коэффициент деления делителя 15 частоты (фиг. 3) равен трем. В исходном состоянии уровни логических сигналов выходных разрядов Qi и Q2 двоичного счетчика 19 находятся в нулевом состоянии из-sa наличия обратных связей с выходов счетчика 19 на его входы начальной установки. По каждому отрицательному фронту положительного импульса частоты F 1 (фиг. 4) появляется низкий или высокий уровень логического сигнала на выходе разряда Q1 счетчика 19 ° При изменении уровня логического сигнала на выходе Q1 с высокого на низкий на выходе Q2 двоичного счетчика 19 устанавливается высокий логический уровень сигнала благодаря наличию связи с выхода Q1 на вход

С2. По следующему (третьему) отрицательному фронту положительного импульса частоты F l на выходе ЯI двоичного счетчика 19 должен установиться высокий логический уровень сигнала. Но наличие высокого логического уровня сигнала на выходах

Q2 и Q1 двоичного счетчика 19 позволяет через его входы начальной установки установить снова на выходах

Q1 и Q2 низкие логические уровни сигнала. Далее процесс повторяется.

В результате на выходах Я1 и Q2 счетчика 19 будут две последовательности импульсов. При наличии высоких логических уровней сигналов одновременно на выходе Q2 двоичного счетчика 19 и выходе зада- ницего генератора 14 на выходе элемента И 20 появляется высокий ло15 152 гический уровень сигнала, а при пропадании одного из сигналов — низкий логический уровень. Так как этот процесс периодически повторяется, то на выходе элемента И 20 формируется последовательность прямоугольных импульсов с частотой F 2, которая по частоте в три раза ниже последовательности импульсов частоты

F 1. Высокий логический уровень сигнала "Разр. изм" на втором входе элемента И 16, который присутствует всегда, когда блок 9 не выводит данные о перемещении с элемента 43 оперативной памяти третьего вычислителя 6, разрешает прохождение импульсных сигналов частоты F 2 с первого входа элемента И 16 на его выход.

Импульсные сигналы на выходе элемента И 16 (последовательность импульсов частоты F 3) всегда равны частоте импульсов Р 2, за исключением того, что могут прерываться на время отсутствия высокого логического уровня сигнала Разр. изм". Последовательность импульсов частоты F 5 получена путем инверсии логических уровней сигнала частоты F 2 элементом НЕ 18.

Прямоугольные импульсы частоты

F 3 поступают на вход формирователя

2 адреса (фиг. 5). В исходном состоянии, при котором на информационных выходах — низкие логические уровни сигналов, а на выходе Р1 (положительного переноса) — высокий логический уровень сигнала, двоичные счетчики 21 и 22 устанавливаются по сигналу "Сброс" от блока 9 данных, По ка ндому отрицательному фронту положительного импульса частоты F 3 на выходе 1 двоичного счетчика 21 появляются высокие или низкие уровни логического сигнала. По каждому отрицательному фронту положительного импульса на выходе "1" появляются высокие или низкие уровни логического сигнала на выходе "2" двоичного счетчика 2 1. По каждому отрицательному фронту положительного импульса на выходе "2" появляются высокие или низкие уровни логического сигнала на выходе "3" двоичного счетчика 21. По каждому отрицательному фронту положительного импульса на выходе "3" появляются высокие или низкие уровни логического сигнала на выходе "4" двоичного счетчика 21.

2155 16

В момент, когда на всех выходах двоичного счетчика 21 устанавливаются высокие логические уровни по отрицательному фронту импульса частоты

F 3, на выходе положительного переноса (Р1) двоичного счетчика 21 появляется низкий логический уровень сигнала. По следующему положительному фронту импульса частоты F 3 на всех информационных выходах двоичного 21 счетчика устанавливаются низкие логические уровни логического сигнала, а на выходе положительного переноса (Р1) — высокий логический уровень.

По каждому отрицательному фронту импульса с выхода положительного пе-. реноса (Р1) счетчика 21 двоичный счетчик 22 на выходе "1" формирует высокий или низкий логический уровень логического сигнала. По каждому отрицательному фронту импульса с

20 ратор кодов каналов управления) представляет собой элемент программируемого запоминающего устройства, преобразующего уровни логических сигналов с выходов двоичных счетчиков 21 и 22 в двоичные коды адресов каналов управления. Двоичный код числа "0" соответствует адресу первого канала управления, двоичный код числа "1" соответствует адресу второго канала управления и так до полного количества каналов (11-1) многоканального устройства управления и плюс один последующий дополнительный двоичный код числа "11"

55 выхода "1" двоичного счетчика 22 на

25 выходе "2" формируется высокий или низкий логический уровень. Далее по отрицательному фронту импульса с выхода "2" появляются высокие или низкие логические уровни сигнала на вы30 ходе. "3" двоичного счетчика 22. По отрицательному фронту импульса с выхода "3" устанавливаются высокие или низкие логические уровни на выходе двоичного счетчика. После прохождения 256 импульсов частоты F 3 на счетный вход двоичного счетчика

21 на информационных выходах двоичных счетчиков 21 и 22 устанавливаются высокие логические уровни. Таким образом получаем на инфорМационных выходах двоичных счетчиков 256 комбинаций высоких или низких логических уровней сигналов.

Дешифратор 23 (дешифратор, гене17

1522155

10

20

40

50

55 для реализации режима интерполяции в блоке 8 оперативного управления.

Разрядность двоичного кода с выхода программируемой логической матрицы выбирается в соответствии с разрядностью двоичного кода числа "11", используемого для реализации режимаинтерполяции. При малом количестве каналов управления, когда разрядность входного кода на дешифраторе

23 намного больше разрядности выходного кода, программирование необходимо выполнить так, чтобы последующие (избыточные) комбинации входных сигналов повторно последовательно выставляли на выходах двоичные коды чисел, соответствующие адресам каналов управления, пока не будут полностью использованы все 256 комбинаций сигналов с информационных выходов двоичных счетчиков 21 и 22.

Каналы управления, требующие более частого появления .адреса по отношению к остальным каналам управления при их последовательном появлении на выходе дешифратора 23> программируются не последовательно, а периодически повторяются внутри полного цикла изменения двоичных кодов чисел на выходе дсшифратора 23, что соответствует более частому выставлению адреса канала управления. Количество разрядов двоичного числа на выходе дешифратора 23 должно всегда соответствовать количеству информационных входов регистра 50 и регистра 78 устройства управления для совместимости адресов, выставляемых с дешифратора 23 и выдаваемых блоком

9 по каналам управления.

Датчик 3 представляет собой фотоэлектрический измерительный преобразователь. Конструктивно осветитель, конденсатор, индикаторный растр, измерительная растровая решетка, четыре фотоприемника расположены так, что при перемещении измерительной растровой решетки, кинематически связанной с перемещаемым узлом станка, на выходах фотоприемников происходит изменение электрических сигналов во времени, что позволяет осуществлять автоматический подсчет прошедших муаровых полос. Фотоприемники, в свою очередь, конструк. тивно расположены так, что при перемещении измерительной растровой решетки в одном направлении первый сигнал U1, создаваемый первой парой фотоприемников, опережает на чет-" верть периода второй сигнал U2, соэ. даваемый второй парой фотоприемников, а при перемещении в противоположном направлении второй сигнал

U2 опережает первый сигнал U1 на четверть периода. Поэтому знак фазового сдвига между сигналами U1 и

U2 с выходов фотоприемников характеризует направление измеряемого перемещения.

Плавно изменяющиеся (фиг.б) сигналы U1 и U2 с выходов соответственно первой и второй пар фотоприемников усиливаются и преобразуются в прямоугольные сигналы каждый своим усилителем-формирователем, находящимся внутри датчика 3.

В результате на выходах усилителей-формирователей получаем прямоугольные импульсы (фиг. 6) U,и

Каждый высокий или низкий логический уровень импульсной последовательности U>, или Ua соответствует перемещению измерительной растровой решетки датчика на один шаг.

Так как датчик 3 располагается всегда непосредственно на стенке, а устройство числового программного управления, обрабатывающее сигналы

Ua и Ua< датчика на расстоянии

10 м и более, то с целью повышения помехоустойчивости передачи сигналов параллельно сигналам Па, H Uaq формируются дополнительно контрольные сигналы Бц, и Uq имеющие инверсное значение логических уровней по отношению к основным сигналам

По, H Up Для 9ToI сигналы Бр,и Уа пропускают каждый через свой логический элемент НЕ, находящийся в датчике, и полученные сигналы Ua и

U выдают параллельно с сигналами

Бц, и Uq на выходы датчика.

Сигналы 1- а„ U à, Uo< Га, датчика 3 принимаются каналами связи блока 4 связи. В исходное (фиг. 7) состояние, при котором на выходах— нулевые логические уровни, регистры

25 и 26 каждого канала связи устанавливаются по сигналу "Сброс" при включении питания устройства. По приходу импульса положительной полярности частоты F 1 с выхода блока

1 синхронизации значения ло ических уровней сигналов Ug, Оо, Уо,и 0© запоминаются четырехразрядным регист19

1522155

20 ром 25. В результате на информационных выходах регистра 25 устанавливаются логические уровни сигналов, соответствующие логическим уровням сигналов на информацноннык входах.

Сигнал А с первого информационного выхода регистра 25 сравнивается элементом 27 сравнения со своим дополнительным инверсным сигналом А, ко- 10 торый был принят через третий информационный вход и находится на третьем информационном выходе э