Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных устройствах для обработки сейсмических, акустических, видеосигналов идр. Целью изобретения является расширение функциональных возможностей за счет реализации функции Z=√X<SP POS="POST">2</SP>+Y<SP POS="POST">2</SP>. Для этого в устройство дополнительно введены блок регистров, повторитель и блок синхронизации с соответствующими функциональными связями. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (Ю (зц 4 G 06 F 7/552

6ИС0агн

В ЕПЮ- ПЕНН

Б "4(97

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИ Щ

ПРИ ГКНТ СССР

Н А ВТОРСИОМУ СВИДЕТЕЛЬСТВУ (21) 4385830/24 24 (22) 29.02.88 (46) 15.11.89 ° Бюл.1(р 42 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) Ю,С.Каневский, Л.М.Логинова и А.N.Cåðãèåíêî (53} 681.325(088.8) (56) Авторское свидетельство СССР

9 1166102, кл. 6 06 F 7/544, 1985.

Авторское свидетельство СССР

Р 1285464,. кл. G 06 F 7/52, 1985.

Изобретение относится к вычислительной технике и может быть исполь зовано в специализированных устройствах для обработки сейсмических, акустических, видеосигналов и других сигналов.

Целью изобретения является расширение функциональных возможностей за счет реализации функции z -=

2 + 2

На фиг.1 представлена блок-схема предлагаемого устройства для деления; на фиг ° 2 - временные диаграммы блока синхронизации, На чертежах приняты следующие обозначения: блок 1 регистров, информационный вход 2 устройства, первая шина 3 устройства, первый блок 4 памяти, вторая шина S устройства, блок 6 вычитания, регистры 7 и 8, повторитель 9,. регистр 10, второй блок 11 памяти, умножитель 12, регистр 13, блок 14 синхронизации, выходы 15-26

2 (54) УСТРОИСТВО PjlH ДЕЛЕНИЯ (57) Изобретение относится к вычислйтельной технике и может быть использовано в специализированных устройствах для обработки сейсмических, акустических, видеосигналов и др. Целью изобретения является расширение функциональных возможностей за счет реализации функции к = 222 е ук

Для этого в устройство дополнительно введены блок регистров, повторитель и блок синхронизации с соответствующими функциональными связями. 2 ил.

Щ блока синхронизации: первый и второй выходы 27 и 28 устройства. С:

Блок 14 синхронизации может содер- жать генератор тактовых импульсов, счетчик, выполненный по модулю 16, и блок памяти.

Перечисленные функциональные узлы устройства могут быть реализованы на следуюшиХ микросхемах: блок регистров - на К155РП1; блоки 4 и 11 памяти — íà К556РТ7; регистры 7 и 8 на К155ИР13; блок 6 вычитания — на

К155ИПЗ; умножитель 12 - на К1802ВР5 ипи К1802ВР4; регистр 13 — на

К155ИР23; повторитель 9 — на К155ЛП8.

Для определения частного y/x используется метод Ньютона, по которому

1 1 1 (- ) =2y (— ) -y (— ) x (— ) х т, х !

t х х °

1 4

1

= 2 "у (— ) - 0,5у (—.) х (— )) х; х, х;.)) 1522199 где (у/х) — точное значение у; /х1, z,, у; - входные отсчеты.

Предлагаемое устройство выполняет вычисление функции к = )к +у сле дующим образом

z = х + у х 1 + () (при х

40 х >у) l0

Нахождение обратной величины 1/х

Ч и i + () выполняется табличным

Х способом. Таблицы этих функций занесены соответственно в блоки. 4 и li 15 памяти, На вход блока 4 памяти, в котором хранится таблица значений }/õ,, по ступают, например, 11 старших разрядов .х; (что определяется емкостью блока 20 памяти). Тогда максимальному значению х; = l с учетом масштабирования

1 1 1 соответствует значение

11 25

2, а минимальному х, = 2

Г}1 значение } — 1 = 1. Для получения пол1 М норазрядного значения у; 1/х, и х; 1/х; соответствующие значения х, и у;. подаются с выхода блока 1 регист ров на вход второго сомножителя умно жителя 12 со сдвигом на 3 разряда влево, т.е. х; 2 и у; 2 . Полученные на выходе умножителя результаты имеют значащие разряды только 35 . в младших разрядах„так как при у1<

) 1 } -1з. Г 1 -1з х }у — 2 и}х с2. -) х

Ф

1 }

Поэтому результат принимается в регистр 8 с младших разрядов выхода умножителя 12, 2

При вычислении z = х + у, через

1 таблицу 1 + (-) х подается на вход т

\ умножителя без сдвига, и результат в регистр 7 принимается со старших разрядов выхода умножителя 12, С целью упрощения описания работы устройства будем считать, что прием информации во все регистры осуществляется положительным перепадом синхро- импульса, на первый и второй адресные входы блока 1 регистров поступают-соответственно адреса записи и чтения, первый и второй управляющие входы.

55 блока 1 регистров являются соответст венно входом управления записью и входом управления чтением, причем записи и чтению соответствует единичное значение на этих входах, нулевое значение на входе управленйя чтением переводит выход блока 1 регистров в третье состояние; нулевое значение на входах управления третьим состоя- нием блоков 4 и 11 памяти, регистра

13 и повторителя 9 также переводит выходы в третье состояние, при этом может независимо происходить прием информации в регистры.

Рассмотрим работу устройс ва п и вычислении значений у;/х; и х + у, Цикл работы устройства равен 4 тактам работы умножителя 12 (или 8 полутактам).

Пусть в исходном состоянии адрес записи в блок 1 регистров установлен в состояние 01. В блоке 1 регистров по адресу 00 записано первое значение входного отсчета х, а по адресу 10предыдущее значение х „,. Адрес чте- . ния в исходном состоянии установлен в состояние 00.

В первом такте работы устройства на вход 2 поступает второе значение входного отсчета у;, которое записывается в блок l регистров по адресу

01. Одновременно происходит чтение значения х;, записанного по адресу 00. .По значению адреса х„ из блока 4 памяти .считывается значение l/õ,. В этом же такте в регистр первого со множителя умножителя 12 принимается

1 значение х — с выхода регистра х -1

13, а в регистр второго сомножителяI с выхода регистра 8. Одновре-.

X менно в регистре 7 с выхода умножите»

1ля 12 принимается значение х, т"

1.+ (), которое поступает на х1

;выход 27 устройства, Для обеспечения передачи соответствующей информации через шину 3 в первом такте повторитель 9 устанавливается в третье состояние (нулевое значение на выходе

26 блока 14 синхронизации)ф Для передачи значения 1/х;,,считанного иэ блока 4 памяти на первый вход умножителя 12 через шину 5, блок ll памяти и регистр 13 устанавливается в третье состояние (выходы 22 и 25 блока

14 синхронизации). В этом же такте в регистр 13 принимается значение

Х - "",— с выхода регистра 8.

Х, 1

5 15221

Во втором такте работы по адресу

01 считывается значение у из блока

1 регистров, а в регистры первого и второго сомножителей умножителя 12 .

5 принимаются соответственно значения

1/х; и х, считанные в.предыдущем такте. Повторитель 9 остается в третьем состоянии. Одновременно в регистр

7 приниФаетея с выхода старших разря- 10 дов умножителя 12 значение " = — — —, х; 1 х;, которое поступает на второй вход блока

6 вычитания. Значение у;, /х;, поступает с выхода регистра 13 на первый 15 вход блока 6 вычитания. При этом выходы блоков 4 и ll памяти находятся в третьем состоянии (выходы 21 и 22 блот ка 14 с«п«хронизации). Результат с выхода блока 6 вычитания 20

Z 1-1 X <-1 X <-< х 1-t

40 ем такте регистр 13 и блок 4 памяти .. находится в третьем состоянии (выходы

25 и 21 блока 14 синхронизации) °

В четвертом такте в регистр первого50 сомножителя умножителя 12 принимается значение считанное в предыдущем такте из блока 11 памяти.

В регистр второго сомножителя принима-55 ется значение х;, с выхода блока 1 регистров. Одновременно в регистр 8 принимается значение -. с выхода младх; поступает на вход регистра 10.

В третьем такте работы устройства 25 по адресу 10 из блока 1 регистров считывается значение х;, . В регистр второго сомножителя принимается значение у, с выхода блока 1 регистров, считанное в предыдущем такте. В регистре первого30 сомножителя остается в том такте без изменения значение 1/х;. В регистр

8 принимается с выхода младших разрядов умножителя 12 значение х, 1/х; °

Повториуель 9 остается в третьем сос-. 35 тоянии. В регистр 10 принимается полученное в предыдущем такте точное значение (f11 ) 2, g(-1 1(x;=, - х;, х, 1 которое поступает затем на выход 28 устройства на адресный вход блока ll памяти, откуда считывается соответствующее значение В треть-45

99 6 ших разрядов умножителя 12. В регистр

13 принимается значение х, 1/х; с выхода регистра 8 ° В этом же такте в блок 1 регистров по адресу 10 записывается очередное значение входного отсчета х;, . Повторитель 9 выходит из третьего состояния и на его выход поступает значение х„ 1/х; с регистра

8, которое в первом такте следующего цикла будет принято в регистр первого сомножителя умножителя 12 ° В этом же такте блок 1 регистров находится в третьем состоянии.

Со следующего, пятого такта цикл работы устройства повторяется. Исключение- составляют адреса чтения и записи блока 1 регистров. Если в первом цикле и во всех нечетных циклах у записывается по адресу Ol а х;, 10, то во втором цикле и во всех четных циклах запись происходит в те же такты, но по другим адресам: у;+, .- по 11; х;,. - по 00. Аналогичным образом чтение происходит в пер» вом цикле («« во всех нечетных) по адресам: х; - 00; у; - 01; х;, 10, а во втором цикле и во всех четных циклах: х, +,, - 1О; у.;, - 11; х," - 00. г ." C L

Таким образом, через 7 тактов после поступления на вход отсчетов х; и у, на выходе регистра 10 появляется результат деления (у;/х, ) а через 8 тактов - на выходе регистра

7 значение

z= х, +у

Формула изобретения

Устройство для деления, содержащее первый и второй блоки памяти, с первого по четвертый регистры, блок вь«чи" тания и умножитель, причем выход блока вычитания подключен к информационному входу первого регистра, выходы п старших разрядов умножителя соединены с информационным входом второго регистра, выход которого является первым выходом устройства, о т л и ч а ю щ е е -. с я тем, что, с целью расширения функциональных возможно тей за счет реализации функции z = х + у, в него введены блок регистров, повторитель и блок синхронизации, причем вы» ход блока регистров подключен к первой шине устройства, соединенной с адрес1522199 ным входом первого блока памяти, выход которого соединен с второй шиной

I устройства, подключенной к первому входу блока вычитания, второй вход которого подключен к выходу второго регистра, выход первого регистра является вторым выходом устройства и подключен к адресному входу второго блока памяти, выход которого подключен к щ второй шине устройства, соединенной с первым входом умножителя, второй вход которого подключен к нарвой шине устройства, а выходы и младших, разрядов - к информационному входу третьего регистра, выход которого подключен к входу повторителя и инфор", мационному входу четвертого регистра, выход которого соединен с второй шиной устройства, выход повторителя соединен с первой шиной устройства, информационный вход блока регистров является информационным входом устройства, а его первый и второй адресные входы соединены с соответствующими выходами блока синхрониэации, управляющие выходы которого соединены с синхровходами приема в умножитель второго и первого сомножителей, с первым и .вторым управляющими входами блока регистр/в, с синхровходами первого и четвертого регистров, с входами управления третьим состоянием первого

I и второго блоков памяти, с входами управления третьим состоянием четвертого регистра и повторителя.

1522199

1 3 3 4

Ж1

1Е7

О

7У

Составитель М.Шелобанова

Техред Л,Сердюкова

Редактор Т.Парфенова

КорректорТ.Малец

-Заказ 6964146 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101