Делитель частоты на 11

Делитель частоты на 11

Иллюстрации

Показать все

Реферат

 

Изобретение относится к импульсной технике и может быть использовано при построении хронизаторов, цифровых синтезаторов частоты и т.п. Цель изобретения - получение выходного сигнала со скважностью, равной двум - достигается путем введения в делитель элементов И 10, 11, элементов ИЛИ 12, 13, элемента НЕ 14 и образования новых функциональных связей. Кроме того, делитель содержит четыре JK-триггера 1, 2, 3, 4, элементы И 5, 6, тактовую 7 сброса 8 и выходную 9 шины. 1 з.п. ф-лы, 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУ БЛИН

„„SU„„15223

А1

А!1 4 H 03 К 23/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ HOMHTET

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР! (21 ) 4330408/24-21 (22 ) 1 7.11 .87 (46) 15,11.89. Бюл, Н 42 (72) В.И.Immi, А.Д.Громов и Я.В.Коханый (53) 621.374(088.8) (56) Авторское свидетельство СССР

9 1 406787, кл. Н 03 К 23/40, 1986 °

Авторское свидетельство СССР

N -1385291, кл. Н 03 К 23/40, 1986.

Авторское свидетельство СССР

У 1150759, кл. Н 03 К 23/24,10.10.83 °

2 (54) ДЕЛИТЕЛЬ ЧАСТОТЫ НА 11 (57) Иэобретение относится к импульсной технике и может быть использовано при построении хронизаторов, циф;-. ровых синтезаторов частоты и т.п.Дуль изобретения — получение выходного сигнала со скважностью, равной двумдостигается путем введения в делитель элементов И 10, 1 1, элементов ИЛИ 12 13, элемента НЕ 14 и образовании новых функциональных связей. Кроме.того, делитель содержит четыре ХК-триггера 1, 2, 3, 4, элементы И 5, 6, .тактовую 7, сброса 8 и выходную 9 шины. 1 э.п. ф-лы, 1 ил.

1 522398

>

Изобретение относится к импульс ной технике и может быть использова1 но при построении хрониэаторов, цифровых синтезаторов частоты и т.п.

Цель изобретения — получение вы- .ходного сигнала со скважностью равной двум.

На чертеже приведена электричес.кая функциональная схема устройства.

Делитель частоты на одиннадцать содержит четыре !К-триггера 1-4, первый и второй элементы И 5 и 6, счетные входы первого, второго и третьего IK-триггеров 1-3 соединены с

> тактовой шиной 7 устройства, входы

В первого, второго, третьего и четвертого IK-триггеров 1-4 соединены с шиной 8 сброса устройства, прямой выход первого IK-триггера 1 соединен с входом второго IK-триггера

2, прямой выход которого соединен с

К-входом первого IK-триггера 1, входом третьего IK-триггера 3 и с первым входом первого элемента И 5, второй вход которого соединен с инверсным входом первого IK-триггера

1, инверсный выход третьего IK-триггера 3 соединен с К-входом второго

IK-триггера 2 и первым входом второго элемента И 6, а К-вход соединен с выходной шиной 9 устройства и пря> мым выходом четвертого IK-триггера

4, инверсный выход второго IK-триггера 2 соединен со вторым входом второго элемента И 6, содержит также третий и четвертый элементы И 10 и 11, первый и второй элементы ИЛИ 12 и 13 и элемент НЕ 1 4, вход которого соединен с тактовой шиной 7 устройства и третьим входом второго элемен-.

40 та И 6, а выход соединен с первым входом третьего элемента И 10, второй вход которого соединен с выходом четвертого элемента И 11, первый и второй входы которого соединены с

45 прямыми выходами соответственно первого и второго IK-триггера 1 и 2, третий вход с прямым выходом третьего ТК-триггера 3, а четвертый вход с первым входом первого элемента

ИЛИ 12 и инверсным выходом четверто-, го IK-триггера 4, вход К которого соединен с ниной логической единицы, а счетный вход соединен с выходом второго элемента ИЛИ 13, первый и 55 второй входы которого соединены с выходами соответственно второго и третьего элементов И 6 и 10, четвертый вход второго элемента И 6 соединен с инверсным выходом первого

IK-триггера 1, вход I которого соединен с выходом первого элемента

ИЛИ 12,второй вход которого соединен с выходам первого элемента И 5, третий вход которого соединен с инверсным выходом третьего IK-триггера 3.

Работа устройства полностью описывается логическими уравнениями для

I- и К-входов его триггеров.

По сигналу "Сброс" на шине 8 все триггеры делителя устанавливаются в исходное нулевое положение. т.е. состояния выходов равны:

4< 4

0 О О О

При этом, на выходах элементов

И и ИЛИ 11 и 13 присутствует нулевой уровень, на выходе элемента ИЛИ 12 высокий уровень.

Появляющийся на выходе элемента

ИЛИ 13 импульс (через второй элемент

И), синхронный первому тактовому (положительному) импульсу поступающему с шины 6, подтверждает нулевое состояние четвертого IK-триггера 4.

При поступлении пяти импульсов тактовой частоты по их срезу (отрицательным перепадам) IK-триггеры 1-4 переключаются последовательно в следующие состояния:

1 О О О

1 О О

О О 1

1 0 1 0

1 1 О

После этого на вьрьоде элемента

И 11 появляется уровень логической

"1", поступающий íà Т-вход четверто

ro IK-триггера 4, который по срезу импульса, формирующегося на выходе элемента ИЛИ 13 (через третий элемент И 10), переключается в единичное состояние. Так как срез этого импульса соответствует фронту шестого тактового импульса,, то переключение четвертого IK-триггера 4 происходит через 5,5 тактов частоты импульсов с шины 7 устройства. После взведения четвертого IK-триггера 4 на выходе элемента И 11 устанавливается нулевой уровень, на выходе элемента ИЛИ 12 также нулевой уровень, которьп при единичном уровне на вхо" де К первого IK-триггера 1 по срезу

Формула изобретения

Делитель частоты на 11, содержащий четыре ТК-триггера и два элемента И, счетные входы первого, второго и третьего IK-триггеров соединены с тактовой шиной Делителя, R-входы первого, второго,,третьего и четвер45

5 15223 шестого тактового импульса обеспечивает его переключение в нулевое положение, одновременно в противоположное (нулевое) положение переключает5 ся и третий IK-триггер 3, так как на его входах I и К присутствуют единичные уровни, т.е. по шестому тактовому импульсу состояние IK-триггеров . будет следующим: 10

Q Qz Qy Qg

0 1 0 1

По этому состоянию на выходе элемента ИЛИ 12 (через первый элемент

И 5) формируется единичный уровень, поступающий на вход I первого IKтриггера 1,и обеспечивающий его переключение (по срезу седьмого тактово "

ro импульса) в единичное положение, после чего на выходе элемента ИЛИ 12 20 устанавливается нулевой уровень.

С седьмого по десятый тактовые импульсы IK-триггеры делителя пройдут состояния:

Q< Q> Q<

1 0 1 1

1 1 0 1

0 0 1 1

0 0 0 1

При нулевых состояниях первых трех 30

IK-триггеров 1-3 через второй эле= мент И 6 на выход элемента 13 поступает одиннадцатый тактовый импульс, по срезу которого четвертый IK-триггер 4 обнуляется и делитель устанавливается в исходное состояние.

Таким образом, на прямом выходе четвертого IK-триггера 4, а следовательно, на выходной шине 9 делителя частоты 11 на IK-триггерах, формиру- 40 ется симметричный сигнал (типа меандр), длительность полупериода которого равна 5,5 периодам входной тактовой частоты.

98 6 того IK-триггеров соединены с шиной сброса делителя, прямоый выход первого IK-триггера соединен с I-входом второго IK-триггера, прямой выход которого соединен с К-входом первого

IK-триггера, I-входом третьего IKтриггера и с первым входом первого элемента И, второй вход которого соединен с инверсным выходом первого

IK-триггера, инверсный выход третьего IK-триггера соединен с К-входом второго IK-триггера и первым. входом второго элемента И, а К-вход соединен с выходной шиной делителя и прямым выходом четвертого IK-триггера, инверсный выход второго IK-триггера соединен с „ вторым входом второго элемента И, отличающийся тем, что, с целью обеспечения возможности получения импульсов скважности выходных ыпульсов, равной двум, в него введены третий и четвертый элементы И, первый и второй элементы

ИЛИ и элемент НЕ, вход которого соединен с тактовой шиной делителя и третьим входом второго элемента И, а выход соединен с первым входом третьего элемента И, второй вход которого соединен с выходом четвертого элемента И, первый и второй входы которого соединены с прямыми выходами соответственно первого и второго

IK-триггеров, третий вход — с прямым выходом третьего IK-триггера, а четвертый вход — с первым входом первого элемента ИЛИ и инверсным выходом четвертого IK-триггера, К-вход которого соединен с шиной логической единицы, а счетный вход — с выходом второго элемента ИЛИ, первый и второй входы которого соединены с выходами соответственно второго и третьего элементов И, при этом четвертый вход второго элемента И соединен с инверсным выходом первого

IK-триггера, I-вход которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, третий вход которого соединен с инверсным выходом третьего IK-триггера.