Устройство для быстрого преобразования фурье

Устройство для быстрого преобразования фурье

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем цифровой обработки сигналов, основанных на выполнении быстрого преобразования Фурье. Цель изобретения - повышение точности. Предлагаемое устройство содержит два входных регистра, семь мультиплексоров, два регистра адреса, умножитель, регистр числа, регистр коэффициента, два регистра результата, сумматор-вычитатель, блок памяти весовых коэффициентов, блок памяти значений встроенных функций, три трехстабильных ключа, шифратор порядка, регистр порядка, блок сравнения, блок сдвига, элемент ИЛИ, синхронизатор и блок регистровой памяти. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„„80„„1524 (511 4 G 06 F 15/332

OflHCAHHE ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4416488/24-24 (22) 25.04.88 (46) 23.11.89. Бюл. к - 43 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) И.С„ Каневский, С.3. Котов, О.В. Масленников, А.M. Сергиенко и M.Н. Перльмуттер (53) 681.32 (088.8) (56) Авторское свидетельство ГССР

N - 1092517, кл. G 06 F 15/332, 1984.

Авторское свидетельство СССР

F- 1287175, кл. G 06 1 15/332, 1985. (54) УСТРОЛСТВО ЛЛЯ Б11СТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к автомаИзобретение относится к автоматике и вычислительной технике и может быть использовано при построении систем цифровой обработки сигналов, основанных на вийолнении быстрого преобразования Фурье.

Целью изобретения является повышение точности устройства.

На фиг.1 и 2 представлена структурная схема устройства для быстрого преобразования Фурье, на фиг.3 структурная схема синхронизатора, Устройство для быстрого преобразования Фурье содержит умножитель 1, регистр 2 числа, регистр 3 коэффициента, регистры 4 и 5 результата, сумматор-вычитатель 6, мультиплексоры 7-10, регистр 11 адреса, блок 12 памяти весовых коэффициентов, блок 13 сдвига, 2 тике и вичислительной технике и может быть использовано при построении систем цифровой обработки сигналов, основанных на выполнении быстрого преобразования Фурье. Цель изобретения — повышение точности. Предлагаемое устройство содержит два входных регистра, семь мультиплексоров, два регистра адреса, умножитель, регистр чиспа, регистр коэффициента, два регистра результата, сумматор-вычитатель, блок памяти весовых коэффициентов, блок памяти значений встроенных

Лункций, три трехстабильных ключа, шифратор порядка, регистр порядка, блок сравнения, блок сдвига, элемент

ИЛИ, синхронизатор и блок регистровой памяти. 3 ил. блок 14 памяти значений встроенных функций, трехс табил ьние ключи 15-1 7, шифратор 18 порядка, регистр 19 порядка, блок 20 сравнения, элемент

ИЛИ 21, синхронизатор 22, блок 23 регистровой памяти, информационный выход 24 устройства, сдвигатель 25, регистр 26 старших разрядов операнда, выход 27 порядка, вход 28 порядка, вход ?9 запуска и вход 30 режима работы устройства, регистр 31 адреса, мультиплексор 32, регистр 33 младших разрядов операнда, мультиплексор 34, вход 35 задания адреса, информационный вход 36 устройства, входной регистр 37, мультиплексор 38, входной регистр 39, группы выходов 40-45 синхронизатора, выходы 46-69 синхронизатора, общие шины 70, 71 регистры

1524066

72-75, входной 76 и выходной 77 мультиплексоры.

Синхронизатор 22 (фиг.2) содержит счетчик 78 адреса микрокоманды, мультиплексор 79 адреса микрокоманды, узел 80 памяти микрокоманды и элемент

ИЛИ 81.

Работа устройства начинается при подаче сигнала на вход 26 запуска устройства. При этом IIo коду на входе

29, который соответствует заданному режиму работы, из узла 80 памяти микрокоманд выбирается первая микрокоманда микропрограммы выполнения этого режима, по которой в счетчик 78 записывается начальный адрес микропрограммы. После выполнения текущей микрокоманды в конце такта содержимое счетчика 78 увеличивается на единицу или заменяется новым из узла 80 в случае безусловного перехода, или при единичном состоянии входа 30 призна ка при условном переходе. При снятии сигнала на нине 28 устройство выпол- 25 няет микрокоманды, выбираемые из узла

80 памяти микрокоманды по адресу из счетчика 78 адреса микрокоманды.

Рассмотрим работу устройства при выполнении базовой операции БП ь. В 1 первом такте на шину 36 данных поступает операнд А нулевой базовой опео рации, который принимается в регистр

37. В этом же такте на шину 35 задания адреса поступает ноль — адрес

35 весового коэффициента нулевой базовой операции, который записывается в регистр 1), Во втором такте операнд Ао переписывается иэ регистра

37 в регистр 39 и, пройдя через ком- 40. . мутатоты 38 и 8, в регистр 2, на шину 36 данных поступает операнд А о и записывается в регистр 37, иэ блока

12 памяти весовых коэффициентов по нулевому адресу выбирается коэффи- 45 циент У, который принимается в рео гистр 3, пройдя через коммутатор 7, а в регистр 11 записывается с шины 35 адреса адрес следующего весового коэффициента W, В третьем такте происхоо дит умножение содержащего регистра 2 ha содержимое регистра 3 в умножителе 1, и произведение Ag,! о записывается в первый регистр 4 результата.

В этом же такте А> из регистра 37 о 55 в регистр 11 записывается адрес весового коэффициента WR . В четвертом о такте на нину 36 данных поступает операнд ÂR, и принимается в регистр

37, старшая половина разрядов произведения А WR из регистра 4 записывао о ется в регистр 72 блока 23 регистровой памяти. Умножитель 1 выполняет умножение и произведение А W о о записывается в регистр 4, а в регистр

3 из блока 2 памяти записывается весовой коэффициент WR . В пятом такте о

Ао переписывается из регистра 39 в о регистр 2, в регистр 37 с шины 36 данных записывается В, старшая половина разрядов произведения А3 Wj иэ

30 Эо регистра 4 поступает на вход сумматора-вычитателя 6, на другой вход которого из регистра 72 блока 23 поступает AR W R и результат вычитания

AR о -A> W> записывается в рео о о .о гистр 73 блока 23. В этом же такте выполняется умножение WR из регисто ра 3 на А иэ регистра 2, и результат А> !1о принимается в регистр 4.

Во иэ регистра 37 переписывается в регистр 39, а W> иэ блока 12 памяти записывается в регистр 3. В шестом такте В о из регистра 39, пройдя через коммутаторы 38 и 8,записывается в регистр 75 блока регистровой памяти и через коммутатор 10 поступает на вход сумматора-вычитателя 6, на другой вход которого поступает содержимое регистра 73 блока 23 и результат суммирования Со принимается в регистр 74 блока ?3 регистровой памяти.

В этом же такде произведение А о о из регистра 4 записывается в регистр

72 блока 23. Умножитель 1 выполняет умножение Wj из регистра 3 на AR о о иэ регистра 2, результат Ао Ч записывается в регистр 4, à В> из регистра 37 переписывается в регйстр 39.

В седьмом такте С из регистра 74 о блока 23 выдается на шину 70 и принимается в регистр 5, поступая на выход 24 устройства. В этом же такте Во о иэ регистра 75 бароха регистровой памяти поступает на вход сумматора-вычитателя 6, на другой вход которого поступает содержимое регистра 73 блока 23 регистровой памяти, Результат вычитания DR принимается в регистр о

74 блока 23, В иэ регистра 39, пройдя через коммутаторы 38 и 8, записывается в регистр 75 блока регистровой памяти, а в регистр 37 с шины 36 данных записывается операнд AR. следую-г щей базовой операции.

Кроме того, в этом такте А- ° WR ! о "о иэ регистра 72 блока 23 переписывает152406 ся н регистр 73 этого же блока, н регистр 72 блока 23 записывается

А « 3 из регистра 4, Lt ñ шины 35

Rî 3î адреса н регистр 11 принимается ад5 рес весового коэффициента (1!1 следующей базовой операции.

В восьмом такте Р! из регистра

74 блока 23 выдается на вину 70 и принимается в регистр 5, A R 1„из,0 о ° о регистра 72 блока 23 поступает на вход сумматора-вычитателя 6, на другой вход которого поступает содержимое регистра 73 блока 23, и результат суммирования А 1> +А WR принима- 1у ется в регистр 74 блока 23. В этом же такте А из регистра 37 переписый, вается в регистры 39 и 2, в регистр

37 с шины 36 записывается А н ре-!

3i гистр 3 из блока 12 памяти записывает-20 ся весовой коэффициент М !, а и ре-! гистр 11 — адрес следующего весового коэффициента 13, В девятом такте В> из регистра 75 о

7 блока 23 поступает на вход сумматора- .5 нычитателя 6, на другой вход которого поступает содержимое регистра 73 блока 23, и результат суммирования

С.! = В1 + AR 1,"л + Лз 1 пРинима0 о о „о о о ется н регистр "4 блока ?3. Кроме то- =0 го, в этом же такте происходит умножение WR иэ регистра 3 на А!, из ! I регистра ?, результат ко горого принимается н регистр 4, А из регистра

37 переписывается в регистр 2, н регистр 3 принимается весовой коэффициент !, !, а в регистр 11 записынаетI ся адрес весового ко эффициента WR, l

В десятом такте С из регистра о

74 блока 23 выдается иа шин 70 и принимается и регистр 5, В> иэ рео гистра 75 блока 23 поступает на вход сумматора-вычитателя 6, на другой вход которого поступает содержимое ререгистра 73 блока 23 и результат вычитания D> принимается н регистр 74 о блока 23, В этом же такте Ав WR иэ ! регистра 4 записывается н регистр 72 блока 23, умножитель 1 производит умножение А! Hà Ил и результат ум-! -! ножения записывается в регистр 4, Из блока 12 в регистр 3 поступает

Wв в регистр 11 записывается адрес

I коэффициента W> а в регистр 37 с ! ° шины 36 поступает В э5

В одиннадцатом такте D из регист о ра 74 блока 23 выдается на шину 70 и принимается в регистр 5, Далее действия выполняются аналогично пято6

6 му такту: AR переписывается иэ регистра 39 в регистр 2, RR из регистра 37 — и регистр 39, в регистр 37 с шины 36 записывается R А 1 W< из регистра 4 поступает на выход сумматора-вычитателя 6, на другой вход которого иэ регистра 72 блока 23 поступает А !1! и результат нычи1 1 тания записывается и регистр 73 блока 23. Кроме того, выполняется умножение JR, на А и результат принимается и регистр 4 а W из блока 12 ю Д! памяти записывается н регистр 3, Далее работа устройства продолжается аналогично с периодом шесть тактов. При ритмичном поступлении на вх! д 36 исходны> данных AR A

Н, R ° а на вход 35 — адресов весо3 в!!х коэффициентов М,, W . на выходе

24 появляюгся результаты соответственно С!,, ., Г !, D>, .

Вычисление БПФ н устройстве производится с поблочно-плавающей запятой. Для этого осуществляют дне ьа!кропрогра !ми для вычисления базовой операции БПФ, которые отличаются линь тем, что в одной н мультиплексор 8 поступают операндь! без сдвига, а во второй — со сдвигом на один разряд н сторону младших разрядон для уменьшения операнда вдвое. Первая микропрограмма задается н случае невозможности переполнения разрядной сетки и процессе выполнения, а иначе задается нторая микропрограмма„ Для определения возможности переполнения результаты предыдущей итерации БПФ анализируются схемой, состоящий из шифратора 18 порядка, регистра 19 порядка, блока 20 сравнения и элемента ИЛИ

21, на наличие незначащих разрядов перед старшим значащим разрядом. Это происходит следующим образом, При ггоступлении CR, на шину 70 и далее на вход регистра 5 оно поступает и на вход шифратора 18, с выхода которого количество незначащих цифр С!! (порядок) записывается в регистр 19 при единичном сигнале на входе 69 как начальное значение для сраннения. По мере поступления следующих результатов блок 20 сравнения сравнивает минимальный порядок, зафиксированный в регистре 19, с порядком текущего результата и, если текущий порядок меныве, он записывается в регистр

19 (на входе 69 — нулевой уровень), В конце выполнения итераций БПФ н

1524066 регистре 18 оказывается порядок максимального числа в массиве результаТоВ который указывает масштаб массива результатов и выдается на вход5 выход 27 порядка. В следующей итерации, если зафиксирован нулевой порядок, задается микропрограмма базовой операции БПФ, в которой мультиплексор 8 сдвигает исходные данные 10 на один разряд в сторону младших разрядов, Вычисление спектра мощности в устройстве производится с плаваюшей запятой и вдвое увеличенной разрядной

15 сеткой. В первом такте на вход 36 устройства поступает реальная часть нулевого операнда А, и принимается в регистр 37„ Бо втором такте А < переписывается в регистры 2 и 3, а в регистр 37 с входа 36 поступает мнимая часть операнда А . В третьем такте о происходит умножение содержимого регистров 2 и 3, и результат (А < ) о принимается в регистр 4, А перепи- 25 сывается иэ регистра 37 в регистры

2 и 3. В четвертом такте старшая понг ловина разрядов произведения (." о из регистра 4 переписывается в регистр 72 блоков 2,3 регистровой памяти, а младшая половина разрядов, пройдя через ключ 16, — в регистр 73 блока

23. В этом же такте происходит умножение содержимого регистров 2 и 3, г и результат (A> ) принимается в ре0 гистр 4.

В пятом такте младшая часть произведения (А ) из регистра 73 блока г о

23 складывается с младшей частью про2 изведения (А ), которая поступает 40 о на суммагор-вычитатель 6, пройдя ключ 16 и мультиплексор 10, и результат суммирования принимается в регистр 74 блока 23, В этом же такте л старшая часть произведения (А ) из 45 о регистра 72 блока 23 записывается в г регистр 73, старшая часть (A> ) иэ регистра 4 переписывается в регистр

72, а в регистр 37 записывается действительная часть А следующего опе1 ранда с входа 36 устройства.

В шестом такте младшая часть суммы (А ) + (А7, ) из регистра 74 блока 23 выдается на нину 70 и принимается в регистр 33, старшая часть произведения (А R ) иэ регистра 73

2 55

0 блока 23 складывается на сумматоревычитателе 6 с учетом переноса со ,2 старшей частью произведения (A о иэ регистра 72 блока 23 и результат суммирования записывается в регистр

74 блока 23. Далее действия в этом такте выполняются аналогично второму такту: А из регистра 37 переписыва1 ется в регистры 2 и 3, а в регистр 37 записывается А> с входа 36 устройства.

В седьмом такте старшая часть сумг мы А + A> из регистра 74 блока 23

"о о выдается на шину 70 и принимается в регистр 26, а с выхода шифратора 18 соответствующий код сдвига, т. е. код количества незначащих разрядов суммы перед старшим значащим, принимается в регистр 19 порядка по единичному сигналу на входе 69 и выдается на шину входа-выхода 27 порядка. Далее действия в этом такте выполняются аналогично третьему такту.

В восьмом такте происходит нормализация полученного результата: значение суммы сдвигается на сдвигателе

25 в сторону старших разрядов на количество разрядов, записанное в регистре 19 порядка, и нормализованный результат принимается в регистр

5, пройдя через мультиплексор 9, и появляется на выходе 24 устройства.

Далее действия в этом такте выполняются аналогично четвертому такту.

Далее работа устройства продолжается аналогично с периодом четыре такта. При ритмичном поступлении на вход 36 исходных данных А и А

1 I на выходе 24 появляются соответствующие значения спектра мощности.

Вычисление модуля комплексного числа в устройстве производится с плавающей запятой следующим образом.

В первом такте на вход 36 устройства поступает действительная часть

АR нулевого операнда и принимается о в регистр 37. Во втором такте А о переписывается иэ регистра 37 в регистр 39, а также выдается через мультиплексор 38 и ключ 15 на шину

70, а количество незначащих в нем цифр (порядок) записывается в регистр

19 порядка при единичном сигнале на шине 69. В этом же такте мнимая часть А нулевого операнда принимао ется с входа 36 устройства в регистр

37, а регистр 33 устанавливается в нулевое состояние сигналом на входе

57, В третьем такте А3 из регистра

37 выдается на шину 70 и принимает15240 ся в регистр 26, а порядок А1 с

-о выхода шифратора 18 поступает на блок 20 сравнения, где сравнивается с порядком А, записанным в регистр о

19 и если порядок A оказывается

-1О меньше порядка Л он записывается о 1 в регистр 19 при нулевом сигнале на входе 69. R противном случае в регистре 19 остается записанным порядок Ак, !0

Таким образом, в регистре 19 оказывается порядок К максимального из чисел А и А1 который выдается

О о на вход-выход 27 порядка. В четвертом такте происходит сдвиг А1 в г 5 сторону старших разрядов на К разрядов, записанное в регистре 19 и с выхода сдвигателя 25 сдвинутое А3 чео рез мультиплексор 8 выдается на шину

71 и принимается в регистры 2 и 3, 20 а из регистра 39 AR выдается на шину 70 и принимается в регистр 26 блока 13 сдвига, В пятом такте происходит умножение содержимого регистров 2 и 3 и с вы- 25 хода умножителя 1 результат принимается в регистр 4, В этом же такте происходит сдвиг А в сторону старших разрядов на К разрядов, записанное в регистре 19 и с вы1хода сдвига" теля 25 А 2 выдается на шину 71 о и принимается в регистры 2 и 3.

В этом же такте D регистр 37 с входа 36 устройства принимается действительная часть A 1! следующего

1 к г операнда. В шестом такте (А 2 а (старшая половина разрядов) иэ регистра 4 переписывается в регистр

72 блока 23, с выхода умножителя 1

n < (A„) принимается в регистр 4, "о

А я иэ регистра 37 переписывается

1 в регистр 39, выдается на шину 70 и принимается в регистр 26, à его порядок — в регистр 19 при единичном сигнале на входе 69, В седьмом такте происходит сложение содержимого регистра 72 и старших разрядов регистк к г ра 4 и результат (А, 2 ) + (А7, 2 ) через мультиплексор 32 выдается на шину 71 и принимается в регистр 31 адреса. В этом же такте А1, из регистра 37 выдается на шину 70 и принимается в регистр 26, а порядок

А> с выхода шифратора 18 поступает ! на блок 20 сравнения, где сравнивает- 5 ся с порядком А, записанным в регистр

19, а если порядок А оказывается

1 меньше порядка А он записывается в регистр 19 при нулевом сигнале

66 10 на входе 69. В восьмом такте происходит сдвиг А1 на число К<, разрядов, 1 записанное в регистре 19, и с выхода сдвигателя 25 сдвинутое А» выдает./ 1 ся на шину 71 и принимается в регистры 2 и 3, а из регистра 39 А, выдается на шину 70 и принимается в регистр 26. В девятом такте по аргументу, записанному в регистре 31, из блоке 14 памяти выбирается соответст вующе е ему адратного, т.е. (), ко". орое выдается на шину 70, принимается в регистр 5 и поступает на выход 24 устройства, Цалее действия выполняются аналогично пятому такту: происходит умножение содержимого регистров 2 и 3 и результат принимается в регистр 4, В регистр 37 с входа 36 принимается к

А1 и с выхода сдвигателя 25 А 2

1 выдается на шину 71 и принимается в регигтры 2 и 3. (пя вычисл е ни я продолжаются аналогично с периодом четыре такта, При ритмичном поступлении на вход

36 устройства соответственно действительной и мнимой частей комплексных чисел на выходе 24 появляются соответствующие им значения модулей. усреднение массивов результатов в устройстве производится с плаваю11ей запятой следующим образом, В первом такте с входа 36 устройства в регистр 37 принимается усредняемый операнд Х, а с входа 35 в регистр 11 адреса записывается код текущего количества усреднений ш.

Во втором такте 7 из регистра 37 чео рез мультиплексор 38 и ключ 15 выдается на шину 70 и принимается в регистр 33, а в регистр 26 записывается старший разряд Т (знак) по соответствующему сигналу на управляющем входе 56, с входа-выхода 27 порядка на вход кода сдвига сдвигателя поступает либо нуль, если порядок текущего среднего А оказывается меньшим порядка Т, либо разность К пою рядков А и Т в противном случае.

В этом же такте в регистр 37 с входа 36 принимается текущее среднее

А . В третьем такте из блока 12 памяти по адресу m выбирается 1/ш и принимается в регистр 3, а сдвинутое на нуль либо Ко разрядов в сторону младших разрядов Io принимается в регистр 2, Кроке того, А иэ регист152406 ра 37 выдается на шину 70 и принимается в регистр 33, а в регистр 26 записывается знак А,, а с входа-выхода

27 порядка на вход кода сдвига сдви5 гателя поступает либо К, если в предыдущем такте поступал нуль, либо нуль в противном случае. В случае, когда порядок текущего среднего А меньше порядка ?, в четвертом такте умножитепь Т, умножает содержимое регистров 2 и 3, и с его выхода произведение I /m принимается в регистр о

-"о

4, с выхода сдвигателя А 2 выдается на шину 71 и принимается в регистр 15

2, а в регистр 3 из блока 12 по адресу m выбирается и записывается (I-Х/m). В пятом такте содержимое регистра 4 записывается в регистры 72 (старшие разряды) и 73 (младшие раз- 20 ряды). С выхода умножителя 1 в регистр 4 записывается следующее усредняемое Х„. В шестом такте младшие разряды произведения из регистра 4 записываются в регистр 75 а далее 25 аналогично второму такту I1 из регистра 37 принимается в регистр 33, а его знак — в регистр 26, На вход кода сдвига сдвигателя 25 поступает либо нуль, либо К, а в регистр 37 3р записывается А,. В седьмом такте сумматор-вычитатель 6 складывает мпадшие разряды полученных произведений, хранимых в регистрах 73 и 75, и результат записывается в регистр 74.

Далее действия аналогичны третьему такту. В восьмом такте содержимое регистра 74 выдается на шину 70 и принимается в регистр 33, а сумматорвычитатель 6 складывает с учетом пе — 4p реноса старшие разряды произведе-. ний, хранимые в регистрах 4 и 72, и результат записывается в регистр 74.

Далее действия аналогичны четвертому такту. 45

В девятом такте содержимое регистра 74 переписывается в регистр 26, а его порядок 1 (количество незначащих РазРядов пеРед первым значащим ) с выхода шифратора 18 записывается в регистр 19 и поступает на вход кода сдвига сдвигателя 25. В этом же такте в регистр 37 записывается следующий усредняемый операнд Т<, Далее действия выполняются аналогично пятому такту. В десятом такте происходит нормализация результата: он сдвигается на 1 разрядов в сторону старших

6 12 разрядов и окончательный результат

А ° 2 (1-1!ш ) + Т /m принимается в регистр 5 и поступает на выход 24 устройства. Далее действия выполняются аналогично шестому такту для

I < и А< и аналогично второму такту для т и А . Далее вычисления продолжаются аналогично с периодом четыре такта.

Формул а и з î бр е т е ни я

Устройство для быстрого преобразования Фурье, содержащее умножитель, регистр числа, регистр коэффициента, первый и второй регистры результата, сумматор-вйчитатель, первый регистр адреса, блок памяти весовых коэффициентов,блок сдвига, блок памяти значений встроенных функций, первый, второй и третий трехстабильные ключи, первый, второй, третий и четвертый мультиплексоры, шифратор порядка и регистр порядка, блок сравнения, элемент ИЛИ, синхронизатор и блок регистровой памяти, первый выход которого подключен к первому информационному входу первого мультиплексора, первый выход которого подключен к первому входу сумматора-вычитателя, выход регистра коэффициента подключен к первому входу умножителя, второй вход которого подключен к внходу регистра числа,. информационный вход которого подключен к выходу первого ключа с трех1 стабильным состоянием, информацион- ным выходом у стр ой ст ва я вл я е т ся выход первого регистра Результата, информационный вход которого подключен к выходу второго мультиплексора, выход первого регистра адреса подключен к адресному входу блока памяти весо- вых коэффициентов, выход которoro подключен к первому информационному входу третьего мультиплексора, при этом блок сдвига содержит сдвигатель и регистр старших разрядов, выход которого подключен к входу старших разрядов сдвигателя, причем выход блока памяти значений встроенных функций соединен. с выходами второго и третьего трехстабильных ключей и подключен к информационному входу регистра старших разрядов блока сдвига, выход шифратора порядка подклнг чен к информационному входу регистра порядка, к первому входу блока сравнения, второй вход которого под1524066

10 го мультиплексора, выход которого соединен с выходом четвертого мультиплексора и подключен к третьему информационному входу третьего мультиплексора, информационному выходу регистра числа, первому информационному входу блока регистровой памяти, информационному входу первого регистра адреса и второму информационному входу первого мультиплексора, второй информационный вход четвертого мультиплексора соединен с вторым информационным входом блока регистровой памяти и подключен к выходу сумматора50 вычитателя, третий информационный вход блока регистровой памяти соединен с третьим инфорчщионным входом первого мультиплексора и подключен к выходу старших разрядов второго регистра результата, четвертый инфор55 мационный вход первого мультиплексора соединен с первым информационным входом шестого мультиплексора и подключен к выходу регистра порядка, вход разрешения записи которого подключен к выходу элемента ИЛИ, информационный вход третьего трехстабильного ключа является входом задания

5 порядка устройства, входами запуска и задания режима работы которого являются соответственно входы запуска о и установки синхронизатора, вход признака которого подключен к выходу знакового разряда сумматора-вычитателя, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены первый и второй входные регистры, пятый, шестой и седьмой мультиплексоры, второй регистр сдвига, а в блок сдвига введен регистр младших разрядов операнда, выход которого подключен к входу младших разрядов сдвигателя, блока сдвига, при этом выход второго регистра адреса подключен к адресному входу блока памяти значений встроенных функций, выход которого соединен с пер- 25 вым выходом блока регистровой памяти и подключен к второму информационному входу третьего и первым информационным входам второго и четвертого мультиплексоров, входы шифратора по- 30 рядка и информационному входу регистра младших разрядов операнда блока сдвига, выход сдьигателя которого подключен к второму информационному входу второго мультиплексора и

35 первому информационному входу пятоключен к третьему выходу блока регисtpoBoH памяти, четвертый выход которого подключен к второму информационному входу шестого мультиплексора, выход которого подключен к второму входу сумматора-вычитателя, вход умножителя подключен к информационному входу второго регистра результата, выход младших разрядов которого подключен к информационному входу первого трехстабильного ключа, выход регистра порядка является выходом порядка устройства и подключен к входу кода сдвигателя блока сдвига, информационный вход первого регистра адреса является входом задания адреса устройства, информационным входом которого является информационный вход первого входного регистра, выход которого подключен к первому информационному входу седьмого мультиплексора и информационному входу второго входного регистра, выход которого подключен к второму информационному входу седьмого мультиплексора, выход которого подключен к информационному входу второго трехстабильного ключа и с вторым и третьим информационными входами соответственно без сдвига и со сдвигом на один разряд в сторону младших разрядов пятого мультиплексора, выход блока сравнения подключен к первому входу элемента ИЛИ, группы выходов синхронизатора с первой по шестую подключены соответственно к группе входов синхронизации блока регистровой памяти, группа входов выборки зоны блока памяти весовых коэффициентов, группа управляющих входов сумматора-вычитателя и группы управляющих входов третьего, пятого и первого мультиплексоров, выходы синхронизатора с первого по десятый подключены соответственно к входам разрешения записи первого и второго регистров, регистра числа, регистра коэффициента, второго и первого регистров результата, первого и второго регистров адреса, регистра старших разрядов операнда и регистра младших разрядов операнда блока сдвига, выходы синхронизатора с одиннадцатого по шестнадцатый подклю. ены к установочным входам регистра старших разрядов операнда и регистра младших разрядов

1 операнда блока сдвига, управляющими входами второго, четвертого, шестого и седьмого мультиплексоров, выходы

) 524066 синхронизатора с семнадцатого по днадцать третий подключены к нходам разрешения выдачи информации соответственно второго, первого и третьего трехстабильных ключей, пятого и четвертого мультиплексоров, блока памяти значений встроенной функции и регистра порядка, а двадцать четвертый выход синхронизатора подключен к второму входу элемента ИЛИ, причем блок регистровой памяти содержит входной и выходной мультиплексоры, первый, второй, третий и четвертый регистры, информационный вход первого регистра является третьим инАормационным входом блока, а выход перного регистра является третьим выходом блока подключен к первому информационному входу входного мультиплексора, выход которого подключен к информационному входу второго регистра, выход которого является четвертым выходом блока, первым ннАор мационным входом которого являются соединенные между собой второй информационный вход входного мульти5 плексора и информационный вход третьего регистра, выход которого является первым выходом блока и подключен к первому информационному входу выходного мультиплексора, выход которого является нторым выходом блока, вто

phlM информационным входом которого являются соединенные между собой третий информационный вход входного мультиплексора и информационный вход четвертого регистра, выход которого подключен к второму информационному входу выходного мультиплексора, тактовые входы с первого по четвертый регистров, управляющий вход выходного и перный и второй управляющие входы выходного мультиплексоров являются соответственно с первого по седь— мой входами синхронизации группы блока.

1524066

Составитель А. Баранов

Редактор. А. Шандор Техред M.Õðäàíè÷ Корректор 3, Лоичакова

Заказ 7045/51 Тираж 668 Подписное

ВНИИПИ Государственного комитета ло изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101