Цифровой синтезатор сигналов

Цифровой синтезатор сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике и может быть использовано в радиолокационной, связной и измерительной аппаратуре. Цель изобретения - расширение диапазона частот синтезируемых сигналов. Синтезатор сигналов содержит блок 1 ввода параметров, накопитель 2 кода фазы, арифметический блок 3, блок 4 управляемой задержки, регистр 5, тактовый генератор 6, блок 7 формирования временных интервалов, блок 8 формирования кода частоты, блок 9 сдвига кода частоты, формирователь 10 кода номера октавы, блок 11 буферной памяти, N - 1 элементов 12.1... 12 (N - 1) задержки, элемент ИЛИ 13, формирователь 14 импульсов, два делителя 15, 16 частоты. Цель достигается за счет введения блока 7 формирования временных интервалов, блока 8 формирования кода частоты, блока 9 сдвига кода частоты, формирователя 10 кода номера октавы, блока 11 буферной памяти, N - 1 элементов 12 задержки, элемента ИЛИ 13, формирователя 14 импульсов, двух делителей 15, 16 частоты. 10 ил.

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5D 4 С 06 F 1/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4405665/24-24 (22) 17.03.88 (46) 30.11.89. Бюл. Р 44 (i1) Всесоюзный заочный электротехнический институт связи (72) В.H.Кочемасов, И,В.Нечаев и И.А.Раков (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1190457, кл. Н 03 В 19/00, 1983.

Авторское свидетельство СССР

Р 862134. кл. G 06 F 1/02, 1979. (54) ЦИФРОВОЙ СИНТЕЗАТОР СИГНАЛОВ (57) Изобретение относится к радиотехнике и может быть использовано в радиолокационной, связной и измерительной аппаратуре. Цель изобретения—

-расширение диапазона частот синтезируемых сигналов. Синтезатор сигналов содержит блок 1 ввода параметров, наÄÄSUÄÄ 1525694

2 копитель 2 кода фазы, арифметический блок 3, блок 4 управляемой задержки, регистр 5, тактовый генератор 6, блок

7 формирования временных интервалов, блок 8 формирования кода частоты, блок

9 сдвига кода частоты, формирователь

10 кода номера октавы, блок 11 буферной памяти N-! элементов 12 ° 1,. ° 12 (Н-1) задержки, элемент ИЛИ 13, формирователь 14 импульсов, два делителя

15, 16 частоты. Цель достигается за счет введения блока 7 формирования временных. интервалов, блока 8 формирования кода частоты, блока 9 сдвига кода частоты, .формирователя 10 кода номера октавы блока 11 буферной паУ

Ж мяти, Б-1 элементов 12 задержки, элемента ИЛИ 13, формирователЯ 14 импульсов, двух делителей 15,, 16 частоты. 10 ил.

1525694

Изобретение относится к радиотехнике и может быть использовано в радиолокационной, связной и измерительной аппаратуре.

Цель из обретения — ра сшир ение диапазона частот синтезируемых сигналс1в.

На фиг. 1 изображена структурная с ема предлагаемого устройства; на фиг. 2 — схема блока ввода параметр в; на фиг. 3 — схема блока формир вания кода частоты при синтезе сигн а с Линейной частотной модуляцией (ЧМ); на фиг. 4 — схема блока форми- 15 р вания кода частоты при синтезе диск етного частотного сигнала; на ф r. 5 — схема блока формирования в еменных интервалов; на фиг. 6— с ема арифметического блока; на 20 ф г. 7 — схема блока буферной памят ; на фиг. 8 — схема блока управляе ой задержки и элемента задержки, 1 н фиг. 9 — схема формирователя импульс в; на фиг. 10 — схема второго де- 25 л теля частоты.

Синтезатор сигналов (фиг. 1) сод ржит блок 1 ввода параметров, накопитель 2 кода фазы, арифметический

6 3ок 3, блок 4 управляемой задержки, регистр 5, тактовый генератор 6, блок

7, формирования временных интервалов, блок 8 формирования кода частоты, блок 9 сдвига кода частоты, формирователь 10 кода, блок 11 буферной памяти,1

N 1 элементов 12.1-12.(Ы-1) задержки, элемент ИЛИ 13, формирователь 14 импульсов, первый 15 и второй 16 делитеsrslt частоты.

Блок 11 ввода параметров (фиг. 2) 4р образуют регистры 17.1, 17.2 и 17.3 и клавиатура 18.

Блок 8 формирования, кода частоты при синтезе ЛЧМ-сигналов (фиг. 3) состоит из коммутатора 19 кодов, сум- 45 матора 20 кодов и регистра 21, а при синтезе дискретных частотных сигналов (фиг. 4) — из счетчика 22 и узла 2 3 п амя ти.

Блок 7 формирования временных интервалов (фиг. 5) содержит счетчик

24 периода радиоимпульсов, счетчик 25 длительности радиоимпульсов и триггер 26.

Арифметический блок (фиг, 6) выполнен на формирователе 27 кода обратной величины, перемножителе 28 кодов и регистрах 29.1 и 29.2.

Блок 11 буферной памяти (фиг. 7) состоит из двух одинаковых по структуре каналов, содержащих счетчики

47.1 и 47.2, 30,1 и 30.2, регистры

3I 1 и 31.2, 32.1 и 32.2, 33.1 и 33,2

34.1 и 34,2, 35.2, дешифрагоры 36.1, 36.2 и мультиплексоры 37.1 и 37.2 для первого и второго каналов соответственно.

Блок 4 управляемой задержки (фиг. 8) содержит регистр 38 сдвига, линию 39 задержки с отводами и два мультиплексора 40 и 41.

Формирователь 14,импульсов (фиг.9) образуют линия 42 задержки с отводами, мультиплексор 43 и триггер 44.

Второй делитель 16 частоты фиг.10 содержит двоичный счетчик 45 и мультиплексор 46.

Устройство работает следующим образом.

Выходной сигнал тактового генератора б с частотой f, преобразуется первым делителем 15 частоты в последовательность импульсов с частотой

f, f /Ир1/Т, тактирующей вычислительные блоки 1, 7, 8, 2 и 3.

В тактовые моменты времени t(i)

iT» i"-1,2,..., по заданному закону изменения частоты, параметры которого поступают с второго выхода блока 1 ввода параметров, в блоке 8 формирования кода частоты вычисляются соответствующие коды частоты К .

Если величина кода частоты принадлежит верхней октаве диапазона возможных значений, то этот код проходит через блок 9 сдвига кода частоты без изменения и поступает на вход кода частоты накопителя 2 кода фазы.

По коду частоты, а также по коду начальной фазы, поступающему с первого выхода блока 1 ввода параметров, в накопителе 2 кода фазы формируется соответствующий код фазы К,, старший разряд которого с выхода йере полнения поступает на информационный вход регистра 5, где преобразуется в дискретизированную по времени последовательность импульсов. Остальные разряды кода фазы К поступают на арифметический блок 3, в котором вместе с кодом частоты К используются для вычисления корректирующих кодов. Вычисленные коды коррекции поступают на кодовый вход блока 4 управляемой задержки, устраняющего,, указанные ошибки. В арифметическом

1525694 блоке 3 вычисляется также код мгноI венного значения периода выходного сигнала Т =1/й, который через блок

11 буферной памяти поступает на уп5 равляющие входы элементов 12 ° 1, 12. 2,..., 12. (N- l ) задержки. При этом между каждыми двумя импульсами с выхода блоха 4 управляемой задержки на выходе элемента 13 ИЛИ формируется еще N-1 равноотстоящих друг от друга импульсов, что эквивалент умножению частоты выходной последовательности импульсов блока 4 управляемой задержки в Б раз, 15

Блок ll буферной памяти обеспечивает синхронный с тактированием вычисленных блоков ввод кодов, их хранение в течение времени распространения импульсов в блоке 4 управляе- 20 мой задержки и асинхронный вывод хранимых кодов по мере поступления импульсов с выхода блока 4 управляемой задержки на вход элемента 12.1 задержки и N-й вход элемента ИЛИ 13. 25

С выхода элемента ИЛИ 13 импульсы поступают на вход формирователя

14 импульсов, управляемого кодом мгновенного значения периода, поступающего с соответствующего выхода 30 арифметического блока 3. Выходной сигнал формирователя 14 импульсов имеет скважность, близкую к двум, что необходимо для устранения четных гармоник этого сигнала и стабилизации амплитуды первой гармоники. Когда код частоты принадлежит верхней октаве диапазона, выходной сигнал проходит через второй делитель 16 частоты на выход синтезатора без из- 40 менений.

Без принятия специальных мер при изменении кода частоты в пределах нескольких октав необходимы были бы элементы 12.1...,,12.(N-1) задержки 45 и формирователь 15 импульсов со столь же широкими диапазонами изменения времени задержки и длительности выходного импульса соответственно. Техническое выполнение таких узлов затруднено.

Возможность реализации описанного, умножения частоты обеспечивается введением формирователя 10 кода, функциональное назначение которого — фор55 мирование кода номера октавы, к которой принадлежит подаваемый на его вход код частоты (нулевая октававерхняя). Этот номер К определяется числом нулей следующих подряд в старших разрядах двоичной записи кода частоты. Код номера октавы с выхода формирователя 10 кода поступает на управляющий вход блока 9 сдвига окода частоты и определяет число позиций сдвига кода частоты в сторону ( старших разрядов. Выхоцнай код К блока 9 сдвига кода частоты при этом всегда содержит в старшем разряде единицу, а сам блок выполняет операцию умножения кода на 2 . Для обеспечения первоначального соответствия между кодом частоты и частотой выходК ного сигнала в 2 раз возрастает коэффициент деления второго делителя

16 частоты, что Обеспечивается подачей кода номера октавы на управляющий вход этого делителя.

3а счет рассмотренных преобразований диапазон изменения задержки элементов 12.1..„12.(N-)) задержки ограничен в предложенном синтезаторе величиной 1/Nf, а диапазон длительностей выходных импульсов формирователя

15 импульсов — величиной 1/(2Е ).

Блок 7 формирования временных интервалов вырабатывает сигналы„ управляющие работой вычислительных и выходных узлов, обеспечивая при необходимости радиоимпульсную форму выходного сигнала с периодом и длительностью радиоимпульсов, определяемыми поступающими из блока l ввода параметров кодами.

На первом выходе блока 1 ввода параметров формируются коды периода и длительности радионмпульсов, на втором выходе — код начальной фазы, на третьем — коды параметров заданного закона изменения частоты или, например, номера программы переключения частот при синтезе дискретного частотного сигнала.

Блок 8 формирования кода частоты для синтеза ЛЧР†сигна (фиг. 3) содержит коммутатор 19 кодов, сумматор 20 кодов и регистр 21. При нулевом сигнале на управляющем входе, соответствующем паузе радиоимпульсного выходного сигнала, сумматор 20 кодов включается в режим прямого пропускания, а коммутатор 19 кодов подключает к входу регистра 21 код начальной частоты К1., который и поступает на выход блока. При единичном сигнале на управляющем входе к вхо1525694 ду сумматора 20 кодов, переключенного в режим суммирования, коммутаторо1ч 19 подключается код скорости частотной модуляции К„. При этом сумма гор 20 кодов и регистр 21 образуют

5 на копитель кода, выполняющий цифровое ин егрирование кода скорости и форми ующий линейно изменяющийся код ча тоты., 10 Для синтеза дискретного частотно о сигнала блок 8 формирования кода ча тоты (фиг. 4) содержит счетчик 22 и зел памяти 23,.Нулевым сигнал управления счетчик 22 устан вливается в начальное состоян е. При единичном управляющем сигнал разрешается работа счетчика 22, который осуществляет последовательнь" перебор адреса узла 23 памяти.

Н выходе узла 23 памяти формируется к д частоты, значение которого измен ется в соответствии с заданной проаммой. Выбор необходимой программы о уществляется кодом номера програм- 25

,.поступающим с блока 1 ввода парам тров.

Блок 7 формирования верменных интервалов (фиг. 5) представляет собой счетчик 24 периода радиоимпуль- 3р сфв и счетчик 25 длительности радиоифпульсов, выходы переполнения которых подключены к входам триггера 26.

К ды периода радиоимпульсов и длительнфсти радиоимпульсов подаются на входй предустановки соответствующих сметчиков. Предустановка осуществляе1ся импульсом переполнения счетчика

24 периода радиоимпульсов.

Накопитель 2 кода фазы выполнен и 40 функционирует аналогично блоку 8 форьфрования кода частоты для синтеза

Л М-сигнала (фиг. 3). При нулевом снгнале управления на выходе накопителя 2 кода фазы устанавливается код начальной фазы К, а при одиночном о сигнале управления формируется код фазы в соответствии с кодом частоты, поступающим на вход.

Код коррекции К, устраняющий ошибки дискретизации, вычисляется в арифметическом блоке 3. Этот код определяется как

Для формирования дополнительных импульсов необходимо знать их период

Следования

Тс т с! где f — частота сигнала на выходе элемента ИЛИ 13.

Вычислив код интерполяции К„ 1/К, мы можем определить значение необходимого периода следования

Тт

Т вЂ” К д и где Т вЂ” период следования тактовых импульсов.

Код интерполяции К„ подается на управляющие входы элементов 12.1,..., 12.(N-1) задержки, которые и обеспечивают формирование дополнительных импульсов в соответствующие моменты времени. Кроме того, код интерполяции К„ управляет формирователем 14 импульсов, который вырабатывает импульсы с длительностью и Т /2. Вычисление кода интерполяции К „ также происходит в арифметическом блоке 3 (фиг. 6).Код частоты К поступает на вход формирователя 27 кода обратной величины, С его выхода код интерполяции К„ поступает на вход регистра

29.2 и на первый вход перемножителя

28 кодов. На второй вход перемножителя 28 кодов поступает код фазы К„, а на выходе формируется код коррекции

К K /К», который поступает на вход регистра 29.1. Выходы регистров 29,1 и 29.2 являются выходами арифметического блока 3.

Коды на выходе арифметического блока 3 появляются с задержкой на такт относительно момента появления импульса переполнения на выходе накопителя 2 кода фазы. Для задержки этого импульса используется регистр 5.

Блок 11 буферной памяти содержит (фиг. 7) два идентичных канала, один из которых осуществляет задержку кода интерполяции К„, а другой кода номера октавы формируемого сигнала. Рассмотрим работу одного из каналов. Импульс переполнения осуществляет запись соответствующего ему кода в один из регистров 31.1 34.1, номер которого определяется состоянием счетчика 47.1 и дешифратора 36 ° 1. Кроме того, этот импульс увеличивает состояние счетчика на единицу, т.е. осуществляет подготовку схемы к записи следующего значения кода. При появлении импуль1 са на выходе блока 4 управляемой за!

525694

10 держки происходит перезапись значения кода с одного из регистров 31.1,..., 34 ° 1 в выходной регистр 35 ° 1 через мультиплексор 37.1 Выбор соответствующего регистра определяется состоянием счетчика 30.1, которое также изменяется с приходом каждого импчльса. Для правильной работы блока. 11 необходимо при включении питания установить счетчики 47.1 и 30.1 в нулевое состояние.

Блок управляемой задержки может быть выполнен по схеме фиг. 8. Часть регулируемой задержки реализуется с помощью мультиплексора 40 и регистра

38 сдвига, тактирование которого осуществляется с частотой Й, остальная часть — с помощью линии 39 задержки с отводами и мультиплексора. 41. Вход- 20 ной импульс подается на вход paspeшения мультиплексора 40, а код коррекции К на управляющие входы мультиплексоров 40 и 41 ° Возможна реализация всего диапазона регулируемой 2» задержки только на основе многоотводной линии задержки. В этом случае регистр 38 сдвига и мультиплексор 40 отсутствуют, а входной импульс подается на вход линии 39 задержки с от- 30 водами.

Элементы задержки 12.1. ..12.N ,работает аналогично блоку 4 управляемой задержки, но поскольку входные импульсы асинхронны с опорной частотой Я,1, то реализовать их можно толь1ко на основе многоотводной линии

I з аде ржк и.

Возможная реализация формирователя 14 импульсов показана на фиг. 9. 4р

Импульсы входной последовательности поступают на вход линии 42 задержки с отводами и на вход установки высокого уровня триггера 44. Через время to, определяемое кодем интерполя- 45 ции К „ (номером отвода, подключаемого мультиплексором 43), импульс через мультиплексор 43 поступает на вход сброса триггера 4. Таким образом, выходной поток импульсов имеет вид меандра, Второй делитель 16 частоты содержит двоичный счетчик 45 и мультиплексор 46. Входной сигнал подается на тактовый вход двоичного счетчика 45.

Мультиплексор 46 пропускает на выход либо входной сигнал, либо сигнал с выхода одного из разрядов двоичного

: счетчика 45 в соответствии с кодом номера октавы синтезируемого сигнала. управляющий сигнал подается на разрешающий вход мультиплексора 46 и обеспечивает отсутствие сигнала на выходе в паузах между радиоимпульсами.

Формула изобретения

Цифровой синтезатор сигналов, содержащий накопитель кода фазы, арифметический блок, блок управляемой зацер>кки, регистр, причем информационный вьход накопителя кода фазы подключен к первому информационному входу арифметического блока, выход кода коррекции которого подключен к управляющему входу блока управляемой задержки, информационный вход которого подключен к выходу регистра, тактовый вход синтезатора подключен к тактовому входу блока управляемой задержки, отличающийся тем, что, с целью расширения диапазона частот синтезируемых сигналов, в него введены блок формирования временных интервалов, блок формирования кода частоты, блок сдвига кода частоты, Люрмирователь кода номера октавы, блок буферной памяти, (N-1) элементов задержки, элемент ИЛИ, формирователь импульсов, два делителя частоты, причем тактовый вход синтезатора подключен к входу первого делителя частоты, выход которого подключен к тактовым входам блока формирования временных интервалов, блока формирования кода частоты, накопителя кода фазы, арифметического блока и регистра вход кода периода и длительности синтезатора подключен к входу блока формирования временного интервала, выход которого подключен к первому управляющему входу второго делителя частоты, управляющему входу накопителя кода фазы и управляющему входу блока формирования кода частоты, информационный вход которого подключен к входу задания параметров синтезатора, вход кода начальной фаsbI которого подключен к входу кода начальной фазы накопителя кода фазы, выход блока формирования кода частоты подключен к информационному входу блока сдвига кода частоты и входу формирователя кода номера октавы, выход которого подключен к первому информационному входу блока буферной памяти з управляющему входу блока

1525694 сднига кода частоты, выход которого подключен к входу кода частоты накопителя кода фазы и к второму информационному входу арифметического блока, в 4од переполнения накопителя кода фа ы подключен к информационному входу регистра, выход кода интерполяции арифметического блока подключен к второ чу информационному входу буферной памяти, выход кода интерполяции котороГо подключен к управляющим входам (N l) элементов задержки и управляющему входу формирователя импульсов, вы код которого подключен к информационному входу второго делителя частоты, второй управляющий вход каторогс подключен к выходу кода номера о; .г вы блока буферной памяти, первый и второй тактовые входы которого подключены к выходам регистра и блока управляемой задержки, выход которого через последовательно соединенные (N"1) элементов задержки подключен к (5-fi) и непосредственна к N-му входам элемента ИЛИ, выход которого подключен к входу формирователя импульсов, выход второго делителя частоты подключен к выходу синтезатора.

1525694

1525694

1525694

Отйа

Ки

Фиг.10

Составитель С.Курош

Редактор Л.Пчолииская Техред М.Дидык Корректор М.Максимишииец

Заказ 7227/44 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101