Буферное запоминающее устройство на полупроводниковых динамических элементах памяти

Буферное запоминающее устройство на полупроводниковых динамических элементах памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении буферных запоминающих устройств. Цель изобретения - повышение достоверности хранимой информации. Устройство содержит элемент ИЛИ 1, регистр 2 адреса слова, формирователь 3 циклов обмена данными, блок 4 хранения и обработки информации с четным адресом, блок 5 ханения и обработки информации с нечетным адресом. Каждый из блоков 4, 5 содержит блок памяти, счетчик адресов регенерации, блок выходных ключей, мультиплексор, буферный регистр адреса, узел управления вводом - выводом, буферный регистр данных, два узла двунаправленных ключей, узлы обнаружения и исправления ошибок, формирователь управляющих сигналов, регистр данных и узел управления коррекцией данных. 1 з.п. ф-лы, 8 ил., 2 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 О 11 С 11/34

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

2 хранимой информации..Устройство содержит элемент ИЛИ 1, регистр 2 ад1 реса слова, формирователь 3 циклов обмена данными, блок 4 хранения и обработки информации с четным адресом, блок 5 хранения и обработки информации с нечетным адресом. Каждый из блоков 4,5 содержит блок памяти, счетчик адресов регенерации, блок выходных ключей, мультиплексор, буферный регистр адреса, узел управления вводом-выводом, буферный регистр.данных, два узла двунаправленных ключей, узлы обнаружения и исправления ошибок, формирователь управлякщих сигналов, регистр данных и узел управления коррекцией данных.

1 з,п. ф-лы, 8 ил., 2 табл. йасапьнсш пдрсс авиа

crpnf

/Ыл

Janpa.

tunpt

gnnu

&ам

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4273290/24-24 (22) 30.06.87 (46) 30.11.89. Бюл. У 44 (72) В.А.Колганов и И.Я.Гутерман (53) 681.327(088 ° 8) (56) Авторское свидетельство СССР, У 1001173, кл. G 11 С 7/00, 1981.

Патент США У 4106108, .кл. 365/233, опублик. 1978. (54) БУФЕРНОЕ ЗАПОИИНАЮЩЕЕ УСТРОЙСТВО НА ПОЛУПРОВОДНИКОВЫХ ДИНАИИЧЕСКИХ.ЗЛЕИЕНТАХ ПАИЯТИ (57) Изобретение относится к вычислительной технике и может быть.использовано при построении буферных запоминающих устройств. Цель изобретения — повышение достоверности

„„SU„„ l 525744 А1 1525744

Изобретение относится к вычисли- тельной технике и может быть использовано при проектировании запоминающих устройств.

Цель. изобретения — повышение дос" товерности хранимой информации.

На фиг. 1 изображена структурная схема буферного запоминающего устройства на полупроводниковых динамических элементах памяти; на фиг. 2 " структурная схема каждого из блоков хранения и обработки информации; На фиг. 3 — временные диаграммы работы устройства; на фиг. 4 изображена структурная схема формирователя циклов обмена данными; на фиг. 5 — то же, узла управления вводом/выводом; на фиг. 6 — то же, формирователя управляющих сигналов; на фиг. 7 — то же, узла управления коррекцией данных; на йиг. 8 — то же, и модуля памяти (фиг. 8).

Буферное запоминающее устройство на полупроводниковых динамических 25 элементах памяти (фиг. 1) содержит элемент ИЛИ 1, регистр 2 адреса слов, формирователь 3 циклов обмена данными, первый блок 4 хранения и обработки информапии, имеющей четный адрес, и блок 5 хранения и обработки информации, имеющей нечетный адрес.

Каждый из блоков 4 и 5 (фиг. 2) содержит блок 6 памяти, счетчик 7 адресов регенерации, блок 8 выходных ключей, мультиплексор 9, буферный регистр 10 адреса, узел 11 управления вводом/выводом, буферный регистр

12 данных, первый 13 и второй 14 уз" лы двунаправленных ключей, первый

15 и второй 16 узлы обнаружения и исправления ошибок, формирователь 17 управляющих сигналов, регистр 18 данных и узел 19 управления коррекцией данных.

Формирователь 3 циклов обмена данными (фиг. 4) содержит счетчик

20, пять IK-триггеров 21-25, два элемента 2И 26 и 27, элемент НЕ 28, элемент ЗИ 29 и элемент 2ИЛИ 30.

Узел 11.управления вводом/выво50 дом (фиг. 5) содержит два мультиплексора 31 и 32, Формирователь 17 (фиг. 6) содер жит четыре дешифратора 33-36, мультиплексор 37, два ХК-триггера 38 и

39, два элемента 2И 40 и 41, элемент ЗИ 42 и шестнадцать элементов

2ИЛИ-HE 43-58.

Узел 19 управления коррекцией данных (фиг. 7) содержит два мультиплексора 59 и 60, D-триггер 61 и элемент 2И 62.

Блок 6 (фиг. 8) содержит модули 63 памяти, состоящие из динамических элементов 64 памяти.

Синхроимпульсы, поступающие на входы элементов устройства, деляется на две группы: синхроимпульсы для обработки данных с четным адресом СИ - СИ;, синхроимпульсы для обработки данных с нечетным адресом СИ, — СИ . (( Устройство имеет два цикла: ОБМЕН ДАННЫМИ и РЕГЕНЕРАЦИЯ. Для каждого из блоков 4, 5 эти циклы следуют один за другим, При этом если в одном из блоков 4, 5 установлен цикл ОБМЕН ДАННЫМИ, то в другом блоке в зто время установлен цикл

РЕГЕНЕРАЦИЯ и наоборот.

В цикле ОБМЕН ДАННЫМИ происходит запись информации в. блок памяти или ее считывание из него. Информация, записываемая в блок памяти, предварительно кодируется с применением модифицированного кода Хэмминга с шестнадцатью информационными и ше" стью контрольными разрядами.

Регенерация информации осуществляется по строкам. В каждом цикле

РЕГЕНЕРАЦИЯ для установленного ад- реса строки регенерируется только половина емкости одного блока 6, что, с одной стороны, позволяет уложиться в максимально допустимый период регенерации, заданными элементами 64 памяти, а с другой, уменьшить общее потребление по питанию.

Кроме того, в каждом цикле РЕГЕНЕРАЦИЯ выполняется проверка по коду Хэмминга очередного слова, хранящегося в блоке 6 памяти. При обнаружении ошибки в следующем цикле

РЕГЕНЕРАЦИЯ для этого блока памяти искаженное слово исправляется.

Влок 6 памяти каждого из блоков

4, 5 состоит из полупроводниковых динамических элементов 64 памяти емкостью 64 К. Элемент 64 памяти имеет 8 адресных входов. Для выбора любой из ячеек элемента 64 памяти сначала необходимо подать восьмиразрядный код адреса строки, фиксируемый сигналом RAH, а затем восьмиразрядный код адреса столбца, фиксируемый

5 IS2 сигналом ЙБ. В режиме считывания (на входе WR — логическая "!") выход элемента 64 памяти переходит из состояния с высоким импедансом в активное состояние под управлением сигнала CAS.

Для обмена информацией с запоминающим устройством (ЗУ) необходимо предварительно записать в регистр 2 начальный адрес, а в счетчик 20 количество в обратном коде слов, подлежащих обмену. Запись осуществляется путем кратковременной подачи логического уровня "0" на вход

"Начальная установка". Кроме того на входе "Запись/Считывание" устанавливается логический ".О", если информация будет записываться в ЗУ, или логическая "1", если необходимо вывести информацию из ЗУ.

Обмен информацией инициируется сигналом логическая "1" на входе

"Запрос слова" устройства. Пока запроса слова нет, триггеры 23, 24 (фиг. 4) удерживаются в состоянии

"О" по входам R. При появлении логической "!" на входе "Запрос слова" на входах В этих триггеров устанавливается логическая "!" и один из них, имеющий на своем входе I логическую "1", будет переведен синхроимпульсом (СИ) по входу С в состо.

Ф янне "1". Поскольку младший разряд адреса слова подключается в входу I одного из этих триггеров непосредственно, а другого — чевез элемент

НЕ,при четном начальном адресе слова в состояние "1" будет переведен сигналом СИ 1 (фиг. 3) триггер 23. В этом случае вся последующая работа по обмену запрошенного слова будет выполняться узлами и элементами, относящимися к блоку 4 с четным адресом.

Логическая "!" с выхода Q триггера 23: запишет по входу С в буферный регистр 10 адреса (фиг ° 2) начальный адрес слова; . в режиме записи запишет по входу

С в буферный регистр 12 данных код данных, подлежащий записи в блок памяти; переведет триггер 39 (фиг. 6) по. входу С в состояние "1"; будет подана на вход R триггера 22.

5744 налом СИ5. В цикле ОБМЕН ДАН1ЬИИ на входы MR элементов 64 подается сигнал с входа "Запись/Считывание".

Если на этом входе логическая "1", то по сигналу GAS с выбранного моду45 ля 63 памяти из ячеек, определенных адресом строки и столбца, будет считана информация. Если же на входе .. "Запись/Считывание" — логический

"0", то по сигналу СА$ в выбранный

24

6

В результате сигнал СИ переведет по входу С в состояние "!" триггер 22. С выхода Q триггера 22 логическая "1" поступит на входы С счетчика 20 и регистра 2 адреса слова и изменит их состояние на единицу.

Этот же сигнал будет подан на выход

"Подтверждение приема запроса устройства, разрешая тем самым снять логическую "1" с выхода "Запрос слова" и затем установить запрос следующего слова.

Когда с выхода Запрос слова" логическая "1" будет снята, триггеры

23 и 22 будут установлены по .входам

R в состояние "0 сигналами логического "0"

Установившийся в состояние "1" триггер 39 (фиг. 6) подает логическую "1" на входы разрешения дешифраторов 33, 34. На выходе этих дешифраторов под управлением сигналов

СИ, СИ < будут сформированы сигналы управления блоком 6 RAS CAS для модуля 63 памяти, определенного старшими разрядами адреса слова AC (!7 — 19 !.

Адреса строк и столбцов А (00 — 07) элементов 64 памяти формируют мультиплексором 9, управляемым сигналами СИз, СИ 4. В цикле ОБМЕН

ДАННЬИИ разряды адреса слова АС (О! — 083 образуют адрес строки, а разряды АС (09 — 16 ) — адрес столбца.

Режим работы элементов 64 памяти (фиг. 8) по входу "Ф" задается мультиплексором 37, управляемым сиг-. модуль 63 памяти в ячейки, определенные адресом строки и столбца, будет записана информация.

При записи информации в блок 6 с выхода буферного регистра 12 данных код данных поступает на информационные входы узла !5 и входы узла

13 (фиг. 2). Алгоритмы их работы. приведены в табл. 1 и 2 соответственно.

1525744

В режиме записи узел 15 по разрядам кода данных, поданного на его

1 информационные входы, в период, определяемый сигналом СИ„-, формирует контрольные разряды DK 100 — 053,, которые, как и информационные, подаются на входы узла 13. Сигнал СИ „ поступает на входы управления S, S,. узла 15 через мультиплексор 31.

Узел 13 в цикле РЕГЕНЕРАЦИЯ закрыт, а в цикле ОБМЕН ДАННЫМИ открыт.

Направление передачи информации saвисит от режима; В режиме записи узел 13 передает информацию от выводов А к вьводам В, обеспечивая тем самым подачу как информационных

D (00 — 15 ), так и контрольных DK

500 — 05) разрядов на входы D„ элементов 64 памяти.

В случае считывания информации из блока памяти на управляющие входы

S, узла 15 через мультиплексор

31 подаются, соответственно, сигналы СИ111 СИ(, Поскольку а у равля- 25 юшие входы узла 13 в цикле ОБМЕН

ДАННЫМИ подается в этом режиме с входа "Запись/Считывание" через мультиплексор 32 логическая "1", то он будет передавать информацию от выводов В к выводам А.

Инфо рмация D 100 — 1 5 j, DK (00—

05), считанная в цикле ОБМЕН ДАННЫМН с модуля 63 через узел. 13, пода35 ется на информационные и контрольные входы узла 15. Последний в конце цикла ОБМЕН ДАННЫМИ по сигналу СИ записывает поданную на его входы информацию.

По окончании цикла ОБМЕН ДАННЫМИ 40 узел 13 закрывается, а узел 15 сигналом СИ „„ переводится в режим вы. дачи исправленной информации, которая появляется на его информационных входах.

Исправленная информация через блок 8 поступает на выходы устройства. Блок 8 управляется сигналом СИ„„ и открьвается на время выдачи узлом

15 исправленной информации.

Если узлом 15 будет обнаружена многократная неустранимая ошибка, то информация об этом также будет выведена через блок 8 на выход

"Ошибка" устройства.

Выходные данные, считанные из блока б, и информация о неустранимой многократной ошибке стробируется сигналом, снимаемым с выхода элемента ЗИ 42 (фиг. 6}. Стробируюший сигнал формируется с помощью сигнала СИ 13 только в режиме считьвания, Сигналом СИ триггер 39 переводится по входу R из состояния "1" в состояние "0", что является окончанием рабочего цикла, запущенного первым появлением логической "1" на входе "Запрос слова " устройства.

При запросе второго слова аналогично описанному выше будут работать триггеры 24, 25 и блок 5. Обмен словами будет происходить попеременно с каждым из блоков 4, 5. Если запрос слова будет выставляться не позже, чем это показано на фиг. 3, обмен словами будет происходить в каждом цикле.

Синхросигналы СИЗ вЂ” СИ 22, предназначенные для управления блоком 5 с нечетным адресом, на фиг. 3 не,показаны. Их структура полностью соответствует синхросигналам СИ з и СИ .

При запросе последнего слова, после перехода в состояние "1" триггера 22 (е=ли последнее слово имеет четный адрес) или триггера 25 (если последнее слово имеет нечетный адрес), логическая "1" с выхода q через элемент 2ИЛИ 30 поступит на вход

С триггера 21. Поскольку в этом случае на вход Х этого триггера с выхода счетчика 20 (слов) подается логическая "1", то триггер 21 будет переведен в состояние "1" ° Появляющаяся при этом на выходе "Запрет запроса слова" логическая "1" запрещает запрос нового слова. После возвращения триггера 39 в состояние

"О" на выходе "Окончание операции" появляется логическая "1", что свидетельствует об окончании обмена массивом информации.

Регенерация информации, хранящейся в элементах 64 памяти, осуществляется для каждого адреса строки сигналом RAS. Адреса строк формируются разрядами (0 — 73 счетчика 7 адресов регенерации. Разряды t8 — 15). этого же счетчика формируют адреса столбцов, а разряды (16, 17) — адреса э.цементов 64 памяти.

Сигналы RAS, используемые для регенерации, формируются с помощью сигналов СИ, и триггера 38, При отсутствии ошибок в словах на входы

Х и К этого триггера подана логи9 152 ческая."1" и он работает как обычный счетный триггер по входу С от сигналов СИи. Когда на выходе Я триггера 38 логическая "l" под воздействием сигнала СИ, элементом

2И 40 будет сформирован сигнал HAS для модулей 63 памяти УУ1 — 4. Если логическая "1" будет на выходе Q сигнал ВАЬ будет подан на модули 63 памяти ггпу 5-8 °

Счетчик 7 адресов регенерации управляется по входу С с выхода Ц, триггера 38. Смена адреса регенерации происходит при переходе триггера 38 из состояния "0" в состояние

"1". Обратный переход триггера 38 не меняет адреса регенерации. Таким образом, для установленного счетчиком 7 адреса регенерации сначала формируется сигнал НА2 для модулей

63 памяти Угг - 1-4, а затем для модулей 63 УУ 5-8.

В отличие от сигнала RAS сигнал

CAS, формируемый в цикле регенерация,.подается одновременно только на один из модулей 63 памяти. Формируется сигнал CAS.äåøèôðàòîðàìè

35, 36, управляемыми триггером 38 и разрядами (16, 17 1 счетчика 7 адресов регенерации, Временный интервал САБ задается сигналом СИ, .

1(Пока нет ошибок в словах, хранимых в блоке 6, н цикле РЕГЕНЕРАЦИЯ на входы WH элементов 64 памяти подается через мультиплексор 37 логи гческая "1", поэтому с модуля 63 паI

1мяти, на который поступил сигнал СА$, считынается одно слово по адресу, определенному счетчиком 7 адресов регенерации. Так как последний пос" ледовательно перебирает все адреса блока 6, то в циклах РЕГЕНЕРАЦИЯ все слова периодически считываются с целью их проверки.

Проверка слов по коду Хэмминга осуществляется узлом 16. Считанные с модуля 63 памяти данные Dj00"153 и контрольные разряды DK(00-05 ) подаются на входы узла 16 через узел

14.. Последний в цикле ОБМЕН ДАННЫМИ закрыт сигналами, поступающими на его управляющие входы с мультиплексора 60. В цикле РЕГЕНЕРАЦИЯ узел 14 открыт, а направление передачи информации зависит от наличия ошибки в слове, проверенном в предыдущем цикле РЕГЕНЕРАЦИЯ. Если ошибки не

5744 10 было, то узел 14 передает информацию от входов А к входам В.

На управляющие входы Б, H узла

16 при отсутствии ошибки в предыдущем слове подаются мультиплексором

59 соответственно сигналы СИ,р и

СИ . Сигнал СИ1> в конце цикла РЕГЕНЕРАЦИЯ переводит узел 16 н режим записи информации, имеющейся на его входах. По окончании записи на выходе этого узла появляется информация о наличии или отсутствии ошибки н проверяемом слове.

Если ошибки нет,. то логический

"0" с выхода узла 16 через мультиплексор 59 будет подан на вход D триггера 61. Сигнал СИ поступающий на вход С этого триггера, оставит его в прежнем положении, что не изменит последующую работу блока 4 или 5.

5 го l5

При обнаружении ошибки на выходе узла 16 появится логическая "1", которая разрешит сигналу СИ через элемент 2И 62 записать в регистр 18 по входу С исправленную во втором узле 16 информацию. Испранленпая ин30 формация появляется на информационных выходах „ 16 H его переводе сигналом СИ11 в соответствующий режим.

На входе D триггера 61 в этом случае будет логическая "1", поэтому сигналом СИ триггер 61 будет переведен в состояние "1". В результате: узел 14 в следующем цикле РЕГЕНЕРАЦИЯ sa счет появления на его управляющих входах, логической 1 будет передавать информацию от входов

В к входам А; к входу W регистра 18 и управляющим входам S, S узла 16 будет подключен сигнал СИ на вход-D триггера 61 будет подан логическии "О".

Сигнал СИ, в следующем после обнаружения ошибки цикле РЕГЕНЕРАЦИЯ установит узел 16 в режим выдачи контрольных разрядов DK(00 — 05).

Этот же сигнал, воздействуя на вход

W регистра 18, переведет его ныход

Hs состояния с высоким импедансом в активное состояние, что приведет к появлению на его выходе записанной ранее исправленной информации D(0015г. Она будет подана на информаци1 525744

30

5Î

11

Л онные входы узла 16 и на входы В узла 14.

Таким образом, информационные

0(00 — 15 ) и контрольные ВК(00 — 05)

5 разряды исправленной информации будут поданы в следующем после обнаружения ошибки цикле регенерация на входы D элементов 64 памяти.

С выхода Q триггера 61, находящегося в состоянии "1", логический

"0" будет подан на входы I, К триггера 38 и вход мультиплексора 37.

В этом случае от сигнала СИ1„триггер 38 не изменит своего предыдуше- 15

ro состояния, что Позволит сохранить, для следующего после .обнаружения ошибки цикла РЕГЕНЕРАЦИЯ предыдущий адрес.

Наличие логического "0" на входе 20 мультиплексора 37 приводит к появлению в цикле РЕГЕНЕРАЦИЯ на входах

MH элементов 64 памяти логического

"0", что устанавливает их в режим записи информации, поэтому сигналом 25

САБ в следующем поспе обнаружения ошибки цикле РЕГЕНЕРАЦИЯ по адресу предыдущего цикла в элемент 64 памяти будет записана исправленная информация.

В конце следующего после обнару ження ошибки цикла РЕГЕНЕРАЦИЯ сигналом СИ по входу С триггер 61 будет переведен в состояние "0", так как на его вход D подан мультиплексором

59 логический "0". Это приведет к восстановлению в цикле РЕГЕНЕРАЦИЯ прежней работы по считыванию храняшихся в блоке памяти данных с целью их проверки.

Формула из об ретения

1. Буферное запоминающее устройство на полупроводниковых динамичес- 45 ких элементах памяти, содержащее элемент ИЛИ и первый и второй блоки хранения и обработки информации, каждый из которых содержит блок памяти, счетчик адресов регенерации, блок выходных ключей и мультиплексор, первый и второй информационные входы которого подключены соответственно к выходам первой и второй групп счет.чика адресов регенерации, выход мультиплексора соединен с адресным входом блока памяти, о т л и ч а— ю m е е с я тем, что, с целью повышения достоверности хранимой информации, в него введен формирователь циклов обмена данными, а в каждый блок хранения и обработки информации введены буферный регистр адреса, узел управления вводом-выводом, буферный регистр данных, первый и второй узлы двунаправленных ключей, первый и второй узлы обнаружения и исправления ошибок, формирователь управляющих сигналов, регистр данных и узел управления коррекцией данных, причем первый ч второй входы элемента ИЛИ соединены с первыми входами формирователей управляющих сигналов первого и второго блоков хранения и обработки информации соответственно, вход синхронизации буферного регистра адреса и входы выборки узла управления вводом-выводом и формирователя управляющих сигналов первого блока хранения и обработки информации подключены к первому выходу формирователя циклов обмена данными, второй выход которого, соединен с входом синхронизации буферного регистра адреса и входами выборки узла управления вводом-выводом и формирователя управляющих сигналов второго блока хранения и обработки информации, вторые выходы формирователей управляющих сигналов соединены соответственно с первым и вторым входами задания режима формирователя циклов обмена данными, входы записи-считывания узлов управления вводом-выводом и формирователей управляющих сигналов объединены и являются входом записи-считывания устройства, информационные входы буферных регистров данных поразрядно объединены и являются информационными входами устройства, выходы груп;,ы блоков выходных ключей объединены поразрядно и являются информационными выходами устройства, выходы блоков выходных ключей объединены и являются выходом "Ошибка| устройства, выход элемента ИЛИ является выходом

"Окончание такта" устройства, информационные входы буферных регистров адреса поразрядно объединены и являются адресными входами устройства, установочный вход, вход "Количество слов" и вход запроса формирователя циклов обмена данными являются одноименными входами устройства, третий, четвертый и пятый выходы формирователя циклов обмена дан13

152 ными являются соответственно выходами "Подтверждение приема запроса", "Запрет запроса" и "Окончание операции" устройства, управляющие входы мультиплексоров объединены и являются входом синхронизации устройства, в каждом блоке храпения и обработки информации с первого по четвертый выходы узла управления вводом-выводом соединены с управляющими входами первого узла двунаправленных ключей, буферного регистра данных, первого узла обнаружения и исправления ошибок и блока выходных ключей соответственно, информационные входы первого узла двунаправленных ключей и первого узла обнаружения и исправления ошибок и информационные входы группы блока выходных ключей соединены поразрядно и подключены к выходам буферного регистра данных, информационный вход блока выходных ключей соединен с выходом первого узла обнаружения и исправления ошибок, шина контрольных разрядов первого узла обнаружения и исправления ошибок соединена с первой информационной шиной первого узла двунаправленных ключей, вторая информационная шина которого объединена с информационной шиной блока памяти и первой информационной шиной второго узла двунаправленных ключей, вторая информационная шина которого соединена с информационной шиной первого узла обнаружения и исправления ошибок, информационные входы регистра данных, вторых узла двунаправленных ключей и узла обнаружения и исправления ошибок объединены поразрядно и подключены к выходам регистра данных, с первого по четвертый выходы узла управления

5744

14 коррекцией данных подключены соответственно к управляюЫим входам . вторых узла двунаправленных ключей и узла обнаружения и исправления ошибок и регистра данных и входу перезаписи формирователя управляющих сигналов, выход второго узла обнаружения и исправления ошибок

10 соединен с входом "Ошибка" узла управления коррекцией данных, выходы первой и второй групп буферного регистра адреса подключены соответственно к информационным входам третьей и четвертой групп мультиплексора, выходы третьей группы буферного регистра адреса соединены с входами группы формирователя управляющих сигналов, третий, четвертый щ и пятый выходы которого соединены соответственно с входами записичтения и выборки блока памяти и счетным входом счетчика адресов регенерации, выходы третьей группы

25 которого соединены с входами второй группы формирователя управляющих сигналов.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что, с целью обеспечения обмена массивами информации, в него введен счетчик

; адресов слов, информационные входы которого являются входом "Начальный адрес устройства, установочный и счетный входы счетчика адресов слов подключены соответственно к установочному входу устройства и третьему выходу формирователя циклов обмена данными, выход младшего разряда

40 счетчика адресов слов соединен с входом выборки формирователя циклов обмена- данными, выходы старших разрядов счетчика адресов слов соединены с адресными входами устройства.

1525744

Таблица 1

Характер информации, состояние

Решим работы

Входы управления

Флаги ошибок

EF, NEF!

Информацион- Контрольные ные входы входи

"0« "0«

Выходные Запрещеконтрольные ны разряды

Входные информационные разряды

Входные ин- Входные формационные контрольные разряды разряды

»1» «0«

Запрещены

«1««1«

Выключенное Раз решены состояние (высокий импеданс) «О« «1»

Разрешены

Выдача исправленного информационного слова

П р и м е ч а н и е. На выходе EF (MEF) наличие ошибки отмечается логической «1", отсутствие — логическим «0«.

Таблица 2

Примечание

Входы управления

Направление передачи информации

Едв Е вд

«1«

«0«

«0«

»1«

«0«

«1»

Формиро-. вание контрольных р азрядов

Запись информационных и конт рольных разрядов

Блокировка информации

В ыключ енно е состояние (высокий импеданс)

Выходные исправленные информационные разряды

В- А

А-» В

Выключенное сос- Высокий имтояние педанс выходов

1525744

)525744

1525744

1525744

Составитель В. Рудаков

Техред Л.Олийнык Корректор С,Шекмар

Редактор А. Маковская

Заказ ?231/47 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5.т

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101