1529043 - Устройство для сжатия информации

Устройство для сжатия информации

Иллюстрации

Показать все

Реферат

Изобретение относится к автоматике и вычислительной технике и предназначено для анализа сигналов в реальном масштабе времени, согласования полосы с полосой пропускания анализирующей и измерительной аппаратуры и пр. Цель - повышение точности устройства. Устройство для сжатия информации содержит усилитель 1, преобразователь 2 аналог-код, формирователь 3 адреса, блок 4 памяти, коммутатор 5 кодов, элемент 7 задержки, регистр 8 памяти, преобразователь 9 код-аналог, первый ключ 10, второй ключ 11, формирователь 12 управляющих сигналов, синхронизатор 13, делители 14 частоты, дешифраторы 15, умножители 16 частоты, элементы И 17 первой группы, элементы И 18 второй группы и элементы ИЛИ 19<SB POS="POST">1</SB>, 19<SB POS="POST">2</SB>. 2 з.п. ф-лы, 5 ил.

СОЮЗ CQBETCHHX

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИК

А1 (19) (11) 151) 4 С 01 С 15 06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4301896/24-24 (22) 08. 09. 87 (46) 15.12.89. Бюп. Р 46 (72) В.И. Натвиив, О.Л. Николайчук, В.А. Прянишников, С.Н. Стракач и Е.М. Шевчук (53) 621.398(088.8) (56) Авторское свидетельство СССР

У 972544, кл. С 08 С 15/06, 198 1. (54) УСТРОЙСТВО ДЛЯ СЖАТИЯ ИНФОРИАЦИИ (57) Изобретение относится к автоматике и вычислительной технике и предназначено для анализа сигналов в реальном; масштабе времени; согласования полосы с полосой пропускания

2 анализируюцей и измерительной аппаратуры и пр. Цель вЂ” повышение точности устройства. Устройство для сжатия информации содержит усилитель 1, преобразователь 2 аналог-код, формирователь 3 адреса, блок 4 памяти, коммутатор 5 кодов, элемент 7 задержки, регистр 8 памяти, преобразователь .9 код-аналог, первый ключ 10, второй ключ 11, формирователь 12 управляющих сигналов, синхронизатор 13, делители 14 частоты, дешифраторы 15, умножители 16 частоты, элементы И 17 первой группы, элементы И 18 второй группы и элементы ИЛИ 19, 19

2 з.п. ф-лы, 5 ил.

152904 3

Цель изобретения вЂ” повышение точности устройства за счет уменьшения динамического диапазона входного сигнала преобразователя аналог-код.

На фиг. 1 представлена функциональная схема устройства сжатия; на фиг. 2 вЂ” схема формирователя управ15 ляющих сигналов; на фиг. 3 вЂ” схема формирователя адреса, на фиг. 4 временные диаграммы, поясняющие работу устройства на фиг. 5 вЂ” временные диаграммы, поясняющие работу формирователя управляющих сигналов.

Устройство для сжатия информации

О (фиг. 1) содержит усилитель 1, преобразователь 2 аналог-код, формирователь 3 адреса, блок 4 памяти, коммутатор 5 кодов, сумматор 6 кодов, 1 элемент 7 задержки, регистр 8 памяти

У 1 преобразователь 9 код-аналог, первый ключ 10, второй ключ 11, формирователь 12 управляющих сигналов синхроЭ ,30 низатор 13, делители 14I -14, часто- ты, дешифраторы 15 -15, умножители

1 б, -1 6 „час т оты, элементы. И 1 7< -1 7, первой группы, элементы И 18 -18» второй группы, элементы ИЛИ 19 и 19 .

Формирователь управляющих сигналов (фиг. 2) содержит компаратор 20, формирователь 21 импульсов, триггеры

22-25, элемент 26 И шину 27 нулевого потенциала. 40

Формирователь адреса (фиг. 3) содержит счетчики 28 и 29, блок 30 сравнения кодов, элемент ИЛИ 31, коммутатор 32 кодов, формирователь 33 импульсов сброса. 45

Устройство работает следующим образом.

Входной периодический сигнал (U „, фиг. 4а) поступает на усилитель 1 и на формирователь 12 управляющих сигна-50 лов, на выходах которого после запус.ка синхронизатором 13 формируются сигналы разрешения: на третьем выходевЂ” на длительность первого периода входного сигнала (фиг. 4б), на втором выходе вЂ” на длительность второго периода (фиг. 4в), на первом выходевЂ” на считывание информации из блока памяти после окончания второго периода и до следующего запуска устройства (фиг. 4г) .

Таким образом, работа устройства осуществляется в три этапа. На первом этапе (первый период входного сигнала) осуществляется формирование частоты запуска преобразователя 2 аналог-код и частоты считывания информации из блока 4 памяти и тактнрования преобразователя 9 код-аналог.

На первые входы умножителей 16 -16„ ,f 4 частоты поступает сигнал разрешения их работы из сетки частот, формируемой каждым умножителем, осуществляется выбор такой частоты, которая обеспечивает деление одного периода на число, равное числу ординат, находящееся в пределах от до 2 .

) ля обеспечения удобства проведения спектрального анализа с помощью предлагаемого устройства частота запуска преобразователя 2 аналог-код

f„ и частота запуска преобразователя

9 код-аналог f должны соотноситься

J следующим образом:

3 „ /Е = 10, где j = 1,2...,N

Формирование указанной сетки частот осуществляется с помощью умножителей 16 -16» частоты и (N-1) делителей 14< -14,, частоты, причем последние в этом случае имеют коэффициент деления К=10. Благодаря этому на входах соседних N умножителей 16, -16„» частоты, идентичные частоты кратны десяти.

Все умножители 16 -16 частоты наА( чинают работать одновременно и выбор

3 частот f> и f. осуществляется сле.) дующим образом.

После первого переполнения счетчика первого умножителя 161 частоты он включает соответствующие элементы

И 17 и 18 обеих групп, а так как на вторых входах последних также имеется разрешающий сигнал, то через них и через элементы ИЛИ 19, и 19 на ключи

10 и 11 поступают частоты f и fJ, 4

После первого переполнения счетчика второго умножителя 16 частоты он включает соответствующие элементы

И 17, 18 обеих групп, а первые эле- менты И 17, 18 обеих групп выключает. Через второй элемент И 17 пер1 вой группы поступает частота f., а

4 через второй элемент И 18 второй группы поступает частота f причем

Я отношение равно f /f =10. Аналогич29043

U â1.

Входной периодический сигнал U поступает на вход компаратора 20.

После прихода сигнала запуска с синхронизатора 13 схема формирователя при помоци триггера 22 приводится в рабочее состояние. При каждом переходе через нуль периодического входного сигнала компаратор 20 формирует прямоугольные импульсы. Формирователь

21 по каждому фронту формирует импульсы, поступаюцие на счетнь»»» вход триггера 23, который делит частоту поступающих импульсов на два. Выходные сигналы триггера 23 поступают на счетные входы триггеров 24 и 25. Передним фронтом выходного сигнала триггера 23 опрокидывается триггер 24, выход которого соединен с D-входом триггера 25 и первым входом элемента И 26, при этом на выходе элемента И 26 формируется начало сигнала разрешения »»а

5 15 ные изменения происходят после переполнения счетчика j-ro умножителя

16j частоты, причем выполняется соотношение f /f. =10 . Вь»полнвние в

J этого соотношения обеспечивается вы3 I »ji<) полнением отношения и /f = 10

4 и тем, что все частоты f поступают

1 только из первого умножителя 16 частоты.

Таким образом, в течение первого периода входного сигнала осуществляется выбор частот f. u

На втором этапе работы устройства (второй период входного сигнала) с третьего выхода формирователя 12 управляющих сигналов на умножители

16»-16 частоты поступает запрет их работы, со второго выхода формирователя 12 управляющих сигналов поступает сигнал разрешения на первый вход формирователя 3 адреса, четвертый вход коммутатора 5 кодов и первый вход второго 11 ключа (фиг. 4б).

При этом на первый вход сумматора

6 через коммутатор 5 кодов подключается выходной код преобразователя 2 аналог-код. С выбранной частотой f

4 осуществляется запуск преобразователя 2. аналог-код и запись полученных выбранных значений входного сигнала в блок 4 памяти.

В начале первого измерения выходное напряжение преобразователя 9 коданалог равно нулю, а следовательно, на вход преобразователя 2 аналогкод поступает полностью входной сиг нал U« . Код первого преобразования

И = Б„, по сигналу "Конец преобразои вания записывается в первый адрес блока 4 памяти и после задержки,,сформированной блоком, в регистр 8 памяти. В результате на выходе преобразователя 9 код-аналог устанавливается выходное напряжение U»„ =N т.е. U« = U„, (фиг. 4е). При этом на вход преобразователя 2 аналог-код поступает напряжение, равное U

U » (фиг. 4ж) .

Результат второго преобразования аналогично записывается во второй адрес блока памяти 4 и поступает на вход сумматора 6, на вторые входы которого поступает код N, из регистра

8 памяти. На выходе сумматоре 6 формируется код, равный К +N, которыи

» по разрешающему сигналу на блоке 7 задержки 2 переписывается в регистр 8 памяти. При этом код N»+N< пропорцио5

30 нален входному сигналу, т.е.

И,+И

Йа выходе преобразователя 9 коданалог устанавливается напряжение

U„ »+Н2 или U»» "ла.

На вход преобразователя 2 аналогкод поступает напряжение, равное

Uõ> Нк

Последующие преобразования происходят аналогично.

По окончании второго периода сигнала в блоке 4 памяти оказываются заполненными от aL до 2 e(выборочных значений. В тот же момент второй ключ 11 закрывается, а первый ключ

10 и коммутатор 5 кодов открывается сигналом разрешения с первого выхода формирователя 12 управляющих сигналов. Начинается третий этап работы устройства вЂ” считывание информации из блока 4 памяти и ее преобразование в аналоговую форму в преобразователе 9 код-аналог. С выхода первого

10 ключа частота f. поступает на так Э

J тирование формирователя 3, преобразователя 9 аналог-код и на вход элемента 7 задержки. Считывание информации происходит непрерывно до следующего запуска устройства. Начало третьего этапа работы означает конец преобразования временного (спектрального) масштаба входного периодического сигнала.

Формирователь 12 управляющих сигналов работает следующим образом (фиг. 2) °

1529043 длительность первого периода входного си гнала "Вых. 1 " .

С началом второго периода входного сигнала передним фронтом триггера

23 опрокидывается триггер 25 и передним фронтом инверсного выхода, поступающего на второй вход элемента И 26, формируется конец сигнала "Вых.1".

Одновременно передним фронтом пря- 10 мого выхода триггера 25 начинается формирование сигнала разрешения на длительность второго периода входно го сигнала "Вых. П". По окончании второго, периода входного сигнала передним фронтом выходного сигнала триггера 23 опрокидывается триггер цикла 22 и третий триггер 25 и, следовательно, оканчивается формирование сигнала "Вых.П" и начинается формирование сигнала "Вьж.III" ко20 торьй является сигналом разрешения на считывание информации.

На фиг. 5 представлена временная диаграмма работы формирователя управляющих сигналов 12.

Компаратор 20 формирователя управляющих сигналов выполнен на базе интегральных операционных усилителей, остальные узлы могут быть построены на интегральных цифровых микросхе30 мах 155 серии.

Формирователь 3 адреса работает следующим образом.(фиг. 3). На втором этапе работы устройства для сжатия информации со второго выхода 35 формирователя управляющих сигналов

12 поступает сигнал разрешения на первьй вход формирователя 3 адреса и выходной код счетчика 28 через коммутатор 32 кодов поступает на выход 40 формирователя адреса. По переднему фронту управляющего сигнала формирователь 33 формирует импульс, который устанавливает счетчик 28 в нулевое состояние. Выходной импульс формиро- 45 вателя 33 через элемент ИЛИ 31 устанавливает в нулевое состояние счетчик 29 и поступает на второй выход формирователя адреса и, следовательно, на установочный вход perHcTpa 50 памяти 8. Импульсы запуска преобразователя 2 аналог-код с ключа 11 поступают на второй вход формирователя сброса и количество их фиксируется счетчиком 28. Первьй импульс запуска преобразователя 2 аналог-код устанавливает в счетчике 8 единицу и результат первого преобразования преобразователя аналог-код 2 записывается в пер вьй адрес блока 4 памяти. Следующие импульсы запуска преобразователя аналог-код 2 изменяют состояние счетчика 28 на единицу и, следовательно, результаты преобразования записываются в последующие адреса блока 4 памяти.

По окончании сигнала на "Вых.П" формирователя 12 управляющих сигналов коммутатор 32 кодов переключает на вход блока памяти 4 сигналы со счетчиком 29, при этом на вход счетчика

28 поступление импульсов прекращается. На вход счетчика 29 поступают импульсы с выхода ключа 10, который открывается. сигналом формирователя

12 управляющих сигналов. В результате на выходе счетчика 29 код последова тельно изменяется и из блока 4 памяти выводится код результатов измерений на втором этапе работы устройства.

При равенстве выходных кодов счетчиков 28 и 29 срабатывает блок 30, и счетчик 29 устанавливается в нулевое состояние. В нулевое состояние устанавливается также регистр 8 памяти, после чего вывод кода из блока памяти 4 начинается снова с первого адреса. Считывание информации происходит непрерывно до следующего запуска устройства.

Формула изобретения

1. Устройство для сжатия информации, содержащее синхронизатор, первый выход которого соединен с первым входом формирователя управляющих сигналов, второй вход которого является входом устройства, первый и второй выходы формирователя управляющих сигналов соединены соответственно с первым входом первого ключа и объединенными первыми входами формирователя адреса и второго ключа, выход которого соединен с первым вхоl дом преобразователя аналог вЂ” код и вторым выходом формирователя адреса, первый выход которого соединен с первым входом блока памяти, второй вход которого подключен к первому выходу преобразователя аналог вЂ” код, Выход первого ключа соединен с третьим входом формирователя адреса и первым входом преобразователя коданалог, выход которого является выходом устройства, третий выход формирователя управляющих сигналов соеди29043 l0 ра соединен с входом первого делителя частоты и вторым входом первого умножителя частоты, выход каждого делителя частоты соединен с входом следующего делителя частоты и вторым

9 15 нен с объединенными первыми входами

N умножителей частоты, первые выходы которых соединены с первыми входами одноименных элементов Й первой группы, выходы которых соединены с одноименными входами первого элемента

ИЛИ, выход которого соединен с вторым входом второго кпюча, вторые выходы умножителей частоты соединены с вторыми входами одноименных элементов И первой группы и первыми входами одноименных элементов И второй группы, выходы которых соединены с одноименными входами второго элемента ИЛИ, выход которого соединен с вторым входом первого ключа, третьи выходы умножителей частоты соединены с первыми входами одноименных дешифраторов, выходы которых соединены с вторыми входами одноименных элементов И второй группы, четвертый выход первого умножителя частоты соединен с объединенными вторыми входами дешифраторов, четвертые выходы второго

N-го умножителей частоты соединены с третьими входами соответственно первого вЂ” (N-1)-ro элементов И первой и второй группы, о т л и ч а ющ е е с я тем, что, с целью повышения точности устройства, в него введены коммутатор, сумматор, регистр памяти, элемент задержки и усилитель, первый и второй входы которого подключены к входу устройства н выходу преобразователя код-аналог соответственно, выход усилителя соединен с вторым входом преобразователя аналог вЂ” код, второй выход которого соединен с первым входом элемента задержки и третьим входом блока памяти, выход которого соединен с первым входом коммутатора, второй вход которого подключен к первому выходу преобразователя аналог-код, третий и четвертый входы коммутатора подключены соответственно к первому и второму выходам формирователя управляющих сигналов, выход коммутатора соединен с первым входом сумматора, выход которого соединен с первым входом регистра памяти, второй вход которого подключен к второму выходу формирователя адреса, выход регистра памяти соединен с вторыми входами сумматора и преобразователя код-аналог, выход и второй вход элемента задержки подключены соответственно к третьему входу регистра памяти и выходу первого ключа, второй выход синхронизатовходом второго и последующих умножителей частоты.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что формирователь управляющих сигналов выполнен на триггерах, элементе И, формирователе импульсов,,шине нулевого потенциала и компараторе, выход которого через формирователь импульсов соединен с первым входом первого триггера, выход которого соединен с первыми входами второго, третьего и четвертого триггеров, выход второго триггера соединен с первым входом элемента И и вторым входом третьего триггера, инверсный выход которого соединен с вторым входом элемента И, выход которого является первым выходом формиро2 вателя, прямой выход третьего триггера соединен с вторым входом четвертого триггера и является вторым выходом формирователя, инверсный выход четвертого триггера соединен с вторымн входами первого и второго триггеров и третьим входом третьего триггера, третий вход и прямой выход четвертого триггера являются соответственно первым входом и третьим выходом формирователя, первый и второй

35 входы компаратора соответственно подключен к шине нулевого потенциала и является вторым входом формирователя.

3. Устройство по п. 1, о т л и40 ч а ю щ е е с я тем, что, формирователь адреса выполнен на счетчиках, коммутаторе, блоке сравнения, элементе ИЛИ и формирователе импульсов сброса, выход которого соединен с

45 первыми входами элемента ИЛИ и первого счетчика, выход которого соединен с первыми входами блока сравнения и коммутатора, выход которого является первым выходом формирователя, вы5О ход блока сравнения соединен с вторым

Входом элемента KIH выход элемента

ИЛИ является вторым выходом формирователя и соединен с первым входом второго счетчика, выход которого сое-, 55 динен с вторыми входами коммутатора и блока сравнения, второй вход перрого счетчика является первым входом формирователя, вход формирователя импульсов сброса объединен с третьим

11 1529043 12 входом коммутатора и является вторым второго счетчика является третьим входом формирователя, второй вход . входом формирователя.

ixI

Сие

М/Ю

8т

8xod

1lep8

8Ар

Трап

Ь .б

1529043

Составитель Н.Бочарова

Техред Л.Олийнык Корректор Н.Король

Редактор Н. Горват

Закав 7839/35

Тираж 683

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Устройство для сжатия информации

Патент 1529043