Электронная вычислительная машина с прямым доступом в память

Электронная вычислительная машина с прямым доступом в память

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в системах для обработки информации. Цель изобретения - повышение быстродействия за счет возможности передачи за один цикл прямого доступа в память нескольких слов информации. Электронная вычислительная машина с прямым доступом в память содержит операционный блок, контроллер прямого доступа в память, M блоков управления памятью, где M - количество слов, передаваемых за один цикл прямого доступа в память, M боков памяти, блок ввода-вывода. 6 ил.

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11} (5D4 G 06 F 15 00 )5/

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4296968 /24-24 (22) 24 . 08 ° 87 (46) 15.12.89. Бюл. Р 46 (72) Г,В.Кухарь, В.И.Потапенко, В.В.Соколов и Ю.Ф.Евтушенко (53) 681.3 (088.8) (56) Патент ФРГ Р 3224034, кл. G 06 F 15/ 16, опублик . 1 984.

Клингман Э. Проектирование микропроцессорных систем, N.: Мир, 1980, с. 466. (54) ЭЛЕКТРОННАЯ ВЫЧИСЛИТЕЛЬНАЯ МАШИНА С ПРЯМЫМ ДОСТУПОМ В ПАМЯТЬ (57) Изобретение относится к вычисли- о

Изобретение относится к вычислительной технике и может быть использовано в системах для обработки информации.

Пель изобретения — повышение быстродействия за счет обеспечения возможности передачи за один цикл прямого доступа в память нескольких слов информации.

На фиг. 1 приведена структурная .схема электронной вычислительной.машины (ЭВМ); на фиг. 2 — структурная схема блока управления памятью; на фиг. 3 — структурная схема контроллера прямого доступа к памяти (ПДП); на фиг. 4 — структурная схема блока памяти; на фиг. 5 — структурная схема операционного блока, на фиг. 6 — временные диаг.раммы работы контроллера

ПДН.

ЭВМ с-прямым доступом в память содержит операционный блок 1, контроллер 2 ПДП, блоки 3 управления памя2 тельной технике и может быть использовано в системах для обработки информации. Пель изобретения — повышение быстродействия за счет возможности передачи за один цикл прямого доступа в память нескольких слов ин- формации. Электронная вычислительная машина с прямым доступом в память содержит операционный блок, контроллер прямого доступа в память, М блоков управления памятью, где М вЂ” количество слов, передаваемых за один цикл прямого доступа в память, М блоков памяти, блок ввода-вывода. 6 ил. тью, блоки 4 памяти, блок 5 ввода-вывода, линию б сигнала подтверждения выбора (ПВ), шину 7 "Адрес-данные", линию 8 сигнала требования блокировки (прямого доступа — ТПД), линию 9 сигнала подтверждения блокировки (прямого доступа — ППД), группу 10 входных линий сигналов (Эапуск сигнал запуска передачи, Гt,„ — такто вая частота; Код — код операции), линию 11 сигнала окончания передачи (ОТВ), шину 12 "Данные от ВУ", шину 13 "Адрес от ВУ", шину 14 "Данные", линию 15 сигнала "Ввод", шину .16 "Адрес", линию 17 сигнала идентификации помехи (" Выборка" ), линию 18 сигнала признака обращения к памяти (СИА) и линию 19 сигнала "Вывод".

Блок управления памятью (фиг. 2) включает вход 20 номера секции памяти, регистр 21 номера секции, регистр

22 адреса ячейки памяти, элемент HF, . 23, схему 24 сравнения, элемент И 25, 152924О элемент И-НЕ 26, элементы НЕ 27 и 28, выход 29 выборки, шинные формирователи 30 и 31 и вход 32 управления направлением передачи, 5

Контроллер прямого доступа в па, мять (фиг, 3) образуют элемент НЕ 33, .; элемент И-НЕ 34, триггеры 35-39, эле мент НЕ 40, элемент И 41, элемент НЕ

42, шинный формирователь 43, элемент

НЕ 44, элемент И-НЕ 45, элемент И 46, линия 47 сигнала "Запуск", линия 48 тактовой частоты Гьг, и линия 49 сигнала "Код операции".

Блок памяти (фиг . 4) содержит эле- 15 мент И-HE 50, элемент HE 51, элементы И--HE 52 и 53 и оперативное запоминающее устройство (ОЗУ) 54.

Операционный блок (фиг. 5) включает триггер 55, процессор 56, элемент 2О

И-НЕ 57, элемент 58 задержки, элемент

HE 59, линию 60 сигнала ответа (СИЛ), линию 61 сигнала подтверждения прямого доступа (ППД1) .

38I! обеспечивает два типа обмена данными по внутренней шине 7: программный обмен, обмен в режиме прямого доступа к памяти (ПДП). При программном обмене данные передаются по инициативе и под управ- 3О гг ч ленпем программы в цикле Вывод или

"Ввод", при этом контроллер 2 ПДП заблокирован пассивным уровнем сигнала на цепи 9 и не влияет на работу системы. и

При выполнении цикла Вывод про—

Исходит запись данных, передаваемых блоком 1 по шине 7 в блок 4 памяти, следующим образом. Блок 1 в адресной части цикла передает по шине 7 "Ад- 4О рес-дачные адрес ячейки памяти, на— ходящейся в одном из блоков 4. Этот адрес условно можно считать состоящим из двух частей: старшая — определяет адрес секции, младшая — onреде— ляет адрес ячейки в секции. После установки адреса блок с некоторой задержкой вырабатывает сигнал СИА по цепи 18 для запоминания адреса в регистрах 21 и 22 адреса блоков управ,ления памятью. После запоминания адреса адресуемый блок 3 передает с вы— хода регистра 22 адрес ячейки по шине

16 "Адрес".

Декодируя старшую часть адреса с регистра 21, схема 24 сравнения пбеспечивает формирование сигнала 17 выборки, поступаюшего на вход соответствующего блока 4 памяти, Затем блок 1 снимает адрес с шины 7, помещает на эту шину данные и. с которой задержкой вырабатывает сигнал "Вывод", поступающий по линии 19 на входы блоков памяти..Данные проходят через шинные формирователи выбранного блока 3 управления на шину 14 пДанные" и поступают на информационные входы адресуемого блока 4 памяти.

При этом обеспечивается запись информации в ячейку по адресу по стробирующему сигналу "Вывод".. По сигналу

"Вывод" на линии 19 в блоке элементами 57-59 формируется сигнал СИП (цепь 60), оз начающий, что данные приняты в память.

Процесс 56 по сигналу СИП очищает

} линию 19 и снимает, данные с шины 7, при этом снимается сигнал СИП. Затем процессор снимает сигнал СИА, завершая цикл Вывод". Задержка, вносимая элементами формирования сигнала СИП, должна превышать время, требуемое для записи информации в ОЗУ, При выполнении цикла пВвод" происходит чтение данных из памяти, при этом адресная часть цикла с формированием сигнала выборки аналогична циклу "Вывод".

После запоминания адреса в блоке

3 проггессор снимает адрес с,шины 7 и вырабатывает сигнал Ввод, поступающий по линии 15 и сигнализирующий о том, что процессор готов принять данные из памяти.

По этому сигналу данные поступают из памяти по шине 14 через шинный формирователь 30 соответствующего блока 3 управления на шину 7. При этом в блоке элементами 57-59 формируется сигнал СИП, сигнализирующий о том, что данные установлены на шине

7. Процессор принимает данные и снимает сигнал "Ввод" .При этом снимается сигнал CPII затем снимается сигнал СИА, завершая цикл "Ввод . Временная задержка, вносимая элементами 57-59, должна превышать время считывания информации из ОЗУ 54 на шину 7.

В режиме прямого доступа к памяти с контроллером 2 ПДП осуществляется захват внутренней шины 7. Обмен данными в этом режиме происходит без участия процессора и осуществляется за счет необходимого количества циклов

"Ввод или "Вывод, формируемых контроллером 2 ПДП. При этом после захва40 6 ки в "i" триггера 55, при этом на входе установки в "0! триггера — пассивный (низкий ) уровень сигнала.

Триггер 55 устанавливается в единичное состояние, при этом с выхода триггера снимается сигнал высокого уровня (ППД), подаваемый из блока в контроллер 2 ПДП по цепи 9.

Контроллер в ответ на сигнал ППД формирует сигнал низкого уровня по цепи 6 ПВ, удерживая процессор в сос-. тоянии ожидания и осуществляя выборку блоков памяти. При снятии сигнала низкого уровня по цепи 8 ТПД триггер

55 устанавливается в состояние "0".

Затем контроллер устанавливает пассивный уровень в цепи 6 ПВ, обеспечивая подключение блока l к шине 7 и возврат его в программный режим об мена.

Блок 3 обеспечивает формирование сигнала 17 выборки, а также коммутацию потока данных с шины 14 на шину

7 или шину 12 "Данные" блока 5, Блок работает следующим образом. В программном режиме работы при отсутствии активного (низкого) уровня сигнала на цепи 15 (" Ввод" ) на выходе элемента НЕ 23 формируется уровень

"О", обеспечивающий на выходе элемента И 25 низкий уровень, подаваемый на первые входы шинных формирователей 30 и 31, обеспе:пваюших при этом коммутацию информации с шины 7 или 12 на шину 14. При этом, поступая по цепи

6, высокий уровень сигнала, проходя через элемент НЕ 27, обеспечивает выборку шинного формирователя 30, а сигнал высокого уровня с выхода элемента НЕ 28 — блокировку по второму входу шинного формирователя 3! . Информация при этом с шины 7 поступает на шину 14.

B адресной части канального цикла обмена при появлении сигнала низкого уровня по цепи 18 обеспечивается загрузка кода адреса с шины 7 в регистры 21 и 22. В регистр 21 записывается код адреса выбранного блока памяти, а в регистр 22 — код, определяющий физический адрес выбранной ячейки.

С выхода регистра 21 код адреса секции (блока памяти) поступает,на первые входы схемы 24 сравнения, а на вторые входы с шины 20 подается код номера секции памяти. Каждому блоку управления пр сваивается свой . код номера секции памяти, подаваемый

15292 та магистрали 7 контроллер 2 ПДП, обеспечивает перйдачу по ней адресной информации, поступающей по шине

13 от блока 5, а также передачу сигналов "Ввод" и "Вывод" по линиям 15 и 19. Данные от (к) блока 5 передаются одновременно по всем шинам 12 через блоки 3 от (к) блокам 4 памяти, обеспечивая необходимую разрядность информационного слова, превышающую при этом разрядность слова процессора. Чтение или запись данных из (в)

ОЗУ 54 происходит за время длительности сигналов Ввод или Вывод

Блок 5 ввода-вывода при необходимости обмена данными вырабатывает сигнал требования прямого доступа к памяти (ТПД), который поступает по линии 8 в блок I. После завершения 20 текущего цикла обмена по линии 7 блок вырабатывает сигнал предоставления прямого доступа к памяти (ППД), лов ступающий по линии 9 в контроллер 2

ПДП. Контроллер 2 ПДП в ответ выраба- 25 тывает сигнал подтверждения (ЛВ) пл линии 6, блокируя блок l.

После поступления сигнала "Запуск" по линии 47 шины 10 от блока 5 контроллер выполняет требуемые циклы пе- 30 редачи данных аналогично описанным операциям.11Ввод!1 и !!Вывод!!! за исключением того, что в адресной части цикла производится выдача импульсного сигнала СИА по цепи 18 и осуществляется одновременная выборка всех

35 блоков 4 памяти сигналов ПВ по линии .6. Это позволяет осуществлять одновременное обращение к ячейкам, расположенным в различных блоках памяти. 4л

Физически адреса ячеек в каждом блоке имеют одно и то же значение адре— са, запоминаемой в регистрах 22 блоков 3. При снятии сигнала ТПД блоком

5 блок 1 снимает с линии 9 сигнал

ППД. В результате этого контроллер 2

ПДП отключается от шины 7, линий 15, 18 и !9 управления, снимает сигнал

ПВ с линии 6 и блок 1 возобновляет свою работу в программном режиме °

Рассмотрим работу узлов, входящих в ЭВМ.

Операцоинный блок 1 работает сле-. дующим образом. При поступлении активного (низкого) уровня сигнала по цепи 8 ТПД -процессор завершает текущий канальный цикл и формирует сигнал низкого активного уровня в цепи

61.ППД1! подаваемый на вход установ1529240 с шины 20. При совпадении кодов шины

20 с разрядами адреса секпии памяти, поступающими с выхода регистра 21 на выходе схемы 24 сравнения формиру-. ется сигнал низкого уровня, а на вы5 ходе элемента И-НЕ 26 при этом формируется потенциал выборки адресуемой секции памяти, подаваемый по линии 17 на входы элементов И-НЕ 52 и 53 блоt0 ка 4. С выхода регистра 22 код адреса ячейки блока 4 поступает по шине 6 на адресные входы ОЗУ 54.

В части цикла пВыводп блок 3 обеспечивает коммутацию инфо рмации с шины 7 на шину 14 при отсутствии сигнала низкого уровня на цепи 6. При наличии сигнала низкого уровня на линии 6 режим ПДП) обеспечивается блокировка по второму входу шинного 20 формирователя 30 и включение в рабочий режим блока 31. При этом обеспечивается коммутация информации с шины 12 на шину 14. Одновременно на вы— ходе элемента И-.IIE ?6 Формируется 25 сигнал высокого уровня, обеспечивая ( на линии 17 активный уровень независимо от результата работы схемы 24 сравнения что позволяет активиэироt вать все блоки 4 памяти. В части цик- 30 ла "Вводя при поступлении активного (низкого) уровня сигнала по линии 15

) и (Ввод ) и наличии высокого уровня и сигнала на линии 17 обеспечивается коммутация шинного формирователя 30 (,или 31 при низко .,"ровне сигнала на линии 6), пропускающего информацию с шины 14 на шину 7 для чтения ее блоком 1 (в режиме ПДП при наличии активного сигнала в цепи 6 информация 40 с шины 14 передается на шину 12 шинным формирователем 31) .

Узел памяти работает следующим образом.

Режим записи. В адресной части 45 цикла в выбранный б ок памяти по цепи 17 на входы элементов 52 и 53 подается потенциал высокого уровня. При подаче сигнала низкого уровня по ие— пи 19 1,"Вывод" ) на выходе элемента 50 появляется "1", обеспечивающая на выходе элемента 52 активный низкий уровень, подаваемый на вход выборки кристалла ОЗУ 54. При этом сигнал вы-. сокого уровня на входе элемента 53

55 формирует на входе кода операции ОЗУ сигнал записи, обеспечивающий запись информации с шины 14 по адресу, опре— деляемому шиной 16.

Режим чтения реализуется при низком уровне сигнала по цепи 15. При этом информация, записанная в ячейке

ОЗУ по адресу на шине 16, выдается на шину 14.

Контроллер ПДП работает следующим образом.

Контроллер 2 ПДП состоит из следующих функциональных блоков. коммутатора адреса и автомата управления канальными циклами. Коммутатор адреса реализован на элементах 40 и 43.

При наличии пассивного (низкого) уровня сигнала на линии 9 сигнал высокого уровня в линии 6 с выхода инвертора 40 блокирует шинный формирователь 43.

1Iри появлении активного уровня на линии 9 шинный формирователь 43 обеспечивает коммутацию кодов адреса с шины 13 формируемого блоком 5) на внутреннюю шину 7.

Тип канального цикла "Ввод" или

"Вывод" определяется блоком 5, формирующим сигнал высокого уровня по цепи 49 при цикле "Вывод" и низкого уровня при цикле Ввод". Скорость обмена определяется тактовой частотой, подаваемой от блока 5 по линии 48.

Блок 2 начинает работать при наличии сигнала 47 "Запуск" и высокого уровня на линии ППД 9. Работа контролле" ра в циклах пВвод и "Вывод" поясняется диафрагмами на фиг. 6.

Формула изобретения

Электронная вычислительная машина с прямым доступом в память, содержащая операционный блок, контроллер прямого доступа в память, первый блок памяти, блок ввода-вывода, причем вход подтверждения блокировки операционного блока соединен с входом разрешен ия работы контроллера прямого доступа в память, о т л и ч а ю щ а я с я тем, что, с целью повышения быстродействия за счет возможности передачи за один цикл прямого доступа в память нескольких слов информации, устройство дополнительно содержит с второго по П-й блоки памяти и с первого по И-й блоки управления памятью (М- число слов, передаваемых за один цикл прямого доступа), причем выход управления вводом операционного блока и выход управления чтением из памяти контроллера прямого

1529240

10 доступа в память объединены через

МОНТАЖНОЕ ИЛИ и соединены с входами управления чтением с первого по М-й блоков памяти и с первыми входами за5 дания режима с первого по М-й блоков управления памятью, выход управления выводом операционного блока и выход управления записью в память контроллера прямого доступа в память объеди- »О нены через МОНТАЖНОЕ ИЛИ и соединены с входами управления записью с первого по М-й блоков памяти, выходы признака обращения к. памяти операционного блока и контроллера прямого досту- »5 па в память объединены через МОНТАЖНОЕ ИЛИ и соединены с входами запуска с первого по Г1-й блоков управления памятью, выход подтверждения выборки контроллера прямого доступа соединен с входом подтверждения блокировки операционного блока и с входами за-, дания режима с первого по М-й блоков управления памятью, информационный

1 вход — выход операционного блока через 25 информационную шину соединен с информационным выходом контроллера прямого доступа в память и с первыми информационными входами-выходами с пе рвого по М-й блоков управления памя30 тью, выход требования передачи блока ввода-вывОда соединен с входом требования блокировки операционного блока, выход кода операции, тактовый вы ход и выход запуска передачи блока ввода-вывода соединены с одноименны35 ми входами контроллера прямого доступа в память, информационный вход и выход признака окончания передачи которого соединены с одноименными выхо40 дом и входом блока ввода-вывода, с первого по М-й информационные входывыходы . кото рого со единены с в то рыми . информационными входами-выходами с первого по М-й блоков управления па45 мятью, выходы идентификации памяти, информапионные выходы и третьи информационные входы-выходы которых соединены соответственно с входами выборки, адресными входами и информационными входами-выходами с первого по M-й блоков памяти, причем контроллер прямого доступа в память содержит шинный формирователь, с первого по четвертый элементы НЕ, с первого по пятый триг» еры, первый и второй элементы И-НЕ, первый и второй элементы

И, причем первые информационные вход и выход контроллера соединены соответственно с информационными входом и выходом шинного формирователя, вход выборки которого соединен с выходом первого элемента HE и с выходом подтверждения выборки контроллера, вход разрешения работы которого соединен с входами установки в "1" с первого по третий триггеров и с входами уста- новки в "0" четвертого и пятого триггеров, инверсньп» выход первого триггера соединен с входом второго элемента НЕ, выход которого соединен с выходом признака обращения к памяти контроллера, выход признака окончания передачи которого соединен с вы-. ходом первого элемента И-НЕ, первый вход которого соединен с выходом пятого триггера, синхровходы с первого по .третий и пятого триггеров соединены с тактовым входом контроллера, вход запуска которого соединен с входом третьего элемента НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с информационным входом первого триггера, прямой выход которого соединен с вторыми входами первого и второго элементов И-НЕ и информационным входом второго триггера, выход которого соединен с третьими входами первого и второго элементов И-HE c входом установки в "1" четвертого триггера и с информационным входом третьего триггера, прямой выход которого соединен с четвертыми входами первого и второго элементов И-HE и с синхровходом четвертого триггера, выход которого соединен с первым входом первого элемента И, второй вход и выход которого соединены соответствен,но с выходом четвертого элемента НЕ и с выходом управления чтением из памяти контроллера, вход кода операции которого соединен с входом четверто—

ro элемента НЕ и с первым входом второго элемента И, выход которого соединен с выходом управления записью в память контроллера, инверсный выход третьего триггера соединен с информационным входом пятого триггера и вторым входом второго элемента И, причем каждый блок управления памятью содержит с первого по третий элементы НЕ, первый и второй шинные формирователи, первый и второй регистры, схему сравнения, элемент И, элемент И-НЕ, причем вход запуска блока соединен с синхровходами первого и второго ре, з29240

6 гистров, иьфr. рмацион,-.=: е ="х;, которых соединены с первым информационным входом-выходом блока и с первым информационным входом-выходо,-; первого ш инного формироватедя, вхоп выборки которого соединен с выходс": первого и с входом второго элемента НЕ, выход которого соединен с входсм выборки второго шинного формир- =ателя, первый 1 фо рма пион ный вх од-;"= эд кото рого оединен с вторым инф=рмационным вхоом-выходом блока, третий информапионый вход-выход которого соединен с торыми информационными входами-выхоt5 ами первого и второго шинных формиователей, входы управления направле— ием передачи которых соединены с выходом элемента И> первый вход которого соединен с выходом элемента И-НЕ и с выходом идентификации памяти блока, первый вход задания режима которого соединен с входом третьего элемента JfE, выход которого соединен с вторым входом элемента И, второй вход задания режима блока соединен с входом первого элемента ИЕ и с первым входом элемента И-ИЕ, второй вход ко-. торого соединен с выходом схемы срав9 нения, первый и вто рой информационные входы которой соединены соответственно с входом номера секции памяти блока и выходом первого регистра, выход второго регистра соединен с инфо рма ционным выходом блока .

1 5 29240

1529240 фюь О

l/837k 77

Составитель A.Афанасьев Редактор А,Orар Техред Л.Сердюкова

Корректор Э.Лончакова Заказ 7643/45 Тираж 668 Подписное

1 НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская паб., д. 4/5

Ф Ф» производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101