Двухпроцессорная вычислительная система

Двухпроцессорная вычислительная система

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих систем управления различными объектами. Цель изобретения - повышение быстродействия за счет сокращения времени обращения к общей шине. Двухпроцессорная вычислительная система содержит вычислительные блоки 1 и 2, блок 3 регистров ввода, блок 4 общей памяти, блок 5 регистров вывода, блок 6 арбитражной коммутации, информационные входы 7 и выход 8, общие системные шины данных 9, адреса 10, управления 11, шины данных 12, 20, управления 13, 21, адреса 14, 22, выходы 15, 23 сопровождения адреса, выходы 16, 24 признака приема информации, выходы 17, 25 признака выдачи информации, выходы готовности 18, 26, входы сброса 19, 27. Повышение быстродействия достигается за счет совмещения во времени выборки команы одним вычислительным блоком и выполнения команды другим вычислительным блоком. 3 ил.

СОЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) А1 (51)4 G 06F 15 16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21 ) 4 27 2308/ 24-24 (22) 30. 06. 87 (46) 15. 12.89. Бюл. У 46 (7 1 ) Рыбинский авиационный тех нологический институт (72) В.М. Комаров, Н. А. 1!1убин и С.А.Лебедев (53) 681,325 (088.8) (56) Заявка Японии Р 60-10643, кл. G 05 В 19/02, 1985.

Патент СНА У 4422142, кл. G 06 Г 13/36, опублик . 1983.

2 (54) ДВУХПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ

СИСТЕМА (57) Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих систем управления различными объектами. Пель изобретения — повышение быстродействия за счет сокращения времени обращения к общей шине. Двухпроцессорная вычислительная система содержит вычислительные блоки 1 и 2, блок 3 регистров ввода, блок 4 общей

1529241

1 памяти, блок 5 регистров вывода, блок, 6 арбитражной коммутации, информаиион ные входы 7 и выход 8, общие систем,ные шины данных 9, адреса 1 О., управ;ления 11, шины данных 12, 20, управ,ления 13, 21, адреса 14, 22, выходы 15, 23 сопровождения адреса, выходы

16, 24 признака приема информации, Изобретение относится к вычислительной технике и может быть использовано при построении быстродействую— щих и надежных устройств управления различными объектами.

Цель изобретения - повышение производительности за счет сокрашения 20 времени обращения к общей шине.

На фиг.1 изображена структурная схема системы, на фиг .2 — структурная схема блока арбитражной коммутации; па фиг.3 — временные диаграммы 25 обращения к общей шине, на йиг.4 структурная схема вычислительного блока.

Двухпроцессорная система (фиг,l) содержит первый 1 и второй 2 вычислительные блоки, блок 3 регистров ввода, блок 4 общей памяти (ПЗУ), блок 5 регистров вывода, блок 6 арбйтражной коммутации, информационный вход 7 устройства, информационный выход 8 устройства, оощие шины 9-11 соответственно данных, адреса и управления системы шины 12-14 соответст-, У

/ 4 венно данных, управления и адреса, линии 15-18 сигнала Сопровождение 40 адреса ", сигнала Прием, сигнала и 11 (1 tI

"Выдача и сигнала Готовность . соответственно и вход сброса 19 первого вычислительного блока, шины 20-22 соответственно данных, управления и

1 адреса, линии 23-26 соответственно сигнала "Сопровождение адреса, сигнала "Прием", сигнала "Выдача, сигнала "Готовность" и вход 27 сброса второго вычислительного блока 2 °

Блок арбитражной коммутации (фиг.2) образуют первый двунаправленный шинный формирователь 28, шинные формирователи 29 и 30, первый дешифратор 31, первый элемент ИЛИ 32, пер55 вый триггер 33, первый элемент И 34, первый элемент И-11Е 35, второй двунаправленный шинный формирователь 36, шинные формирователи 37 и 38, второй выходы 17, 25 признака выдачи инфор= мации, выходы 18, 26 готовности, входы 19, .27 сброса. Повышение быстродействия достигается за счет совмещения во времени выборки команды одним вычислительным блоком. и выполнения команды другим вычислительным блоком.

3 ил. дешифратор 39, второй элемент HJIH 40, второй триггер 41, второй элемент И

42 и второй элемент И-НЕ 43, Вычислительный блок (фиг.4) состоит из процессора 44 и узла 45 памяти.

Вычислительная система предназначена для управления различными объектами, Для этого выход 8 подключается к управляющим входам, а вход 7 — к выходам состояния управляемого объекта. Суть процесса управления состоит в обработке входной информации, описывающей текущее состояние объекта и поступающей на вход 7 устройства, и формировании на выходе 8 управляющих воздействий в соответствии с алгоритмом, реализуемым программой, расположенной в ПЗУ 4. При этом процесс управления, реализуемый системой, имеет следующие особенности: в нем не используются механизмы прерываний и прямого доступа в память, а программа представляет собой бесконечный цикл. функционирование любой процессорной системы, в том числе и предлагаемой, заключается в реализации коа манд программы, находящейся в программной памяти. При этом полная реализация любой команды может быть разделена на две фазы. фазу выборки команды из программной памяти и фазу исполнения действий, предписанных командой. Выполнение команд разделяется на машинные циклы, и тогда фазы выборки и исполнения могут быть выделены как в пределах машинных циклов, так и составлять целое количество машинных циклов, При реализации фазы выборки команды процессор 44, входящий в состав вычислительного блока 1 (2), обращается к системной шине, устанавливая на шине 14 (22) адреса адрес текущей команды, а на шине управления — уп— равляющий сигнал "Чтение" (Прием") .

Это обеспечивает поступление текущей

15292 команды из программной памяти 45, входящей в состав вычислительного блока, на шину данных и прием ее в процессор 44. При реализации фазы ис—

5 полнения команды системная шина либо остается свободной, если действия выполняются внутри процессора, либо по ней идет обращение к памяти ипи устройствам ввода-вывода информации. Эти 10 обращения осуществляются аналогично описанному.

Отсюда вытекает противоречие в функционировании вычислительных систем. С одной стороны, вследствие по- 15 следовательного характера реализации команд эти системы имеют низкое быстродействие, обусловленное низкой скоростью воспроизведения программы, При этом только часть времени тратится 2р на фазу выборки команд. С другой стороны, в течение весьма продолжитель— ных промежутков времени, связанных с ! реализацией фазы исполнения команд, процессор 44 не обращается к програм- 25 мной памяти. Для устранения этого противоречия и существенного повышения быстродействия в предлагаемом устройстве совмещены во времени фазы выборки и исполнения команд. При этом 3р оба вычислительных блока 1 и 2 реализуют одну и ту же программу, расположенную в программном ПЗУ 4. В интервалы времени, в которые один вычислительный блок реализует фазу выборки

35 команды, второй вычислительный блок реализует фазу исполнения, и наоборот.

Система работает следующим образом.

Для выбора устройств в процессе исполнения программы программист на стадии программирования распределяет адресное пространство вычислительного блока. Для упрощения селекции выбираемого устройства распределение адpecos осуществляется таким образом, что по состоянию старших разрядов шины адреса определяется устройство, к которому осуществляется обращение, а также факт обращения либо к общей системной шине (шины 9-11), т. е. к программному ПЗУ 4, блокам регистров

3 и 5 ввода и вывода, либо к собст— венному узлу 45 памяти, входящему в

55 состав вычислительного блока. Колиг чество используемых для этого старших разрядов определяется минимальным объемом адресного пространства, выде41 6 ляемого какому-либо устройству системы.

Запуск системы осуществляется по входам 19 и 27.. сб рос а путем их перевода из активного в пассивное состояние. В начальный момент времени на оба входа сброса подаются активные уровни, что обеспечивает обнуление программных счетчиков процессора 44 и их удерживание в исходном состоянии, Для увеличения эффективного быстродействия запуск одного вычислительного блока отделен во времени от запуска другого процессора, другого вычислительного блока на интервал, примерно равный половине длительности программного цикла. Это осуществляется oneратором или автоматически.

При таком запуске сначала переводится в пассивное состояние лишь один вход сброса, например 1 9 ° При этом процессор первого вычислительного блока начинает реализацию программы управления, а процессор второго вычислительного блока 2 удерживается в исходном состоянии активным уровнем на входе 27 сброса. После выполнения процессором вычислительного блока 1 половины программного цикла второй вход 27 сброса также гереводится в пассивное состояние, разрешая реализацию программы процессора второго вычислительного блока 2. С этого момен та в ремен и о ба вычислительных блока 1 и 2 работают одновременно, проходя через одни и те же точки про.— граммы через интервалы времени, определяемые половиной длительности программно ro цикла .

Для рассмотрения процесса функционирования системы предположим, что в текущий момент времени процессор блока 1 начинает выполнение очередной команды, а процессор блока 2 выполняет внутренние операции, не связанные с обращением к общей системной шине.

Реализация команды всегда начинается с фазы выборки кода команды из прогpaMMHoro ПЗУ 4. Поэтому процессор блока 1 устанавливает на шине адреса своей системной шины (шины 12-14) адрес обращения к программному ПЗУ 4, сопровождаемый стробом Сопровождение адреса". Адрес обращения к ПЗУ 4 поступает на кодовый вход дешифратора

31, декодируется им, и в момент поступления стробирующего сигнала "Сопровождение адреса на его выходе пр-, 1529241, является импульс, устанавливающий триггер 33 в единичное состояние. При . том на выходе триггера 33 устанавливается активный уровень, свидетельствующий о запросе на обращение к обей системной шине . Этот сигнал потупает на прямой вход элемента И 34, 1 ак как второй вычислительный блок 2 этот момент времени не обращается общей системной шине, то на инверсом входе элемента И 34 присутствует азрешающий уровень, что обеспечивает удовлетворение требования блока 1 на доступ к общей шине путем формирования на выходе элемента И 34 активного уровня сигнала, поступаюшего на входы выборки шинных формирователей 28-30. При этом. системная шина блока 1 соединяется с общей системной 20 шиной. Это обеспечивает чтение из программного ПЗУ 4 очередной команды и прием ее в процессор блока 1 ° Обращение к общей системной шине в пиклах приема информации завершается по зад- 25 нему фронту сигнала "Прием, генерируемого блоком 1. При этом формируется задний фронт сигнала на выходе элемента ИПИ 32, по которому сбрасы— вается триггер 33. Это приводит к снятию активного уровня сигнала с выхода триггера 33, что фиксирует окон,чание обращения к общей системной шине. После этого прогрессор блока 1 пе реходит к реализации фазы исполнения

„5

; команды. Если в про ессе реализации

: фазы исполнения требуются повторные, обращения к общей системной шине, на, пример для ввода информации из бло—, ка 3 регистров ввода или вывода ее í 40 блок 5 регистров вывода, то они со— вершаются аналогично описанному, за исключением тога, что в машиннь1х пиклах записи информации в.блок 5 регистров вывода обращение к общей системной шине завершается по заднему фронту сигнала 17 "Выдача".

Если при реализации фазы исполнения команды процессором блока 1 обращений к общей системной шине не требуется, то шинные формирователи 28-30

50 в течение всего этого времени остаются неактивизированными, а общая системная шина — свободной. При этом все .операции выполняются внутри блока 1.

Это могут быть либо операции обраше55 ния к узлу оперативной памяти, либо операции с внутренними регистрами процессора блока 1.

В интервалы времени, когда общая системная шина свободна от обращений блока 1, к ней может обращаться второй вычислительный блок 2. Процесс обращения блока 2 к общей системной шине аналогичен описанному проиессу обращения к ней блока 1.

Дл я но рм аль но r o функ Йион и ров ан ия системы одновременное обращение обоих блоков 1 и 2 к общей системной шине не допустимо, так как это приводит к конфликту на шине и полному искажению гжформации на ней. Для исключения возможности возникновения конфликта сигналы с выходов триггеров 33 и 41 подаются на входы элементов И 34 и 42 и И-HE 35 и 43.

Для рассмотрения процесса предотвращения конфликта на общей системной шине предположим, что в процессе обращения блока 1 к этой шине второй блок 2 также требует доступа к ней.

Исключение конфликта в этой ситуации обеспечивается тем, что активный уровень сигнала поступает с выхода элемента И 34 на инверсный вход элемента И 42, запирая его. Это исключает возможность формирования на выходе элемента И 42 активного сигнала. Благодаря этому одновременное активизирование сигналов на выходах элемен— тов И 34 и 42 становится невозможньм, что исключает возможность конфликта

1 на общей системной шине. Одновременно активный уровень сигнала с выхода элемента И 34 поступает на вход элемента И-ПЕ 43, подготавливая возможность его включения. В этом случае в момент появления активного уровня на выходе триггера 41 на выходе элемента И-1IE 43 формируется нулевой уровень, поступающий на выход 26 блока

6. При этом процессор блока 2 переходит в состояние ожидания, удерживая на своей системной шине всю ингиормацию, необходимую для обращения к общей системной шине, в готовом виде.

В состояние ожидания освобождения шины процессор блока 2 находится до

11 тех пор, пока Hà его входе 18 Готовность присутствует нулевой логический уровень. Это продолжается до завершения текущего обращения процессора блока 1 к общей системной шине.

После завершения этого обращения на ! выходе элемента И 34 устанавливается нулевой уровень, что обеспечивает отпирание элемента И 42 и запираниР

1 529241 элемента И-НЕ 43. Это приводит к реа-, лизации бесконфликтного обращения процессора блока 2 к общей системной шине. Если в процессе обращения про5 цессора блока 2 к общей системной шине процессор блока 1 также требует доступа к ней, конфликт исключается аналогично рассмотренному.

Формул а изобретения

Двухпроцессорная вычислительная система, содержащая первый и второй вычислительные блоки, блок регистров ввода, блок регистров вывода, блок .общей памяти,. блок арбитражной ком мутации, причем первый и второй выхо:ды готовности блока арбитражной коммутации соединены с входами предоставления обращения к блоку общей памяти. соответственно первого и второго вычислительных блоков, входы сброса которых соединены соответственно с первым и вторым входами начального сброса системы, информационHblA вход системы соединен с информационным входом блока регистров ввода, выход блока регистров вывода соединен с информационным выходом системы, выход блока регистров ввода соединен через шину данных системы с информационным входом блока регистров вывода и с информационным входом †выход блока общей памяти, о т л и ч а ю— щ а я с я тем, что, с целью повыше35 ния производительности системы за счет сокращения времени обращения к общей шине, первый выход блока ар. битражной коммутации соединен через шину адреса системы с адресными входами блоков регистров ввода и вывода и блока общей памяти, второй выход блока арбитражной коммутации соединен через шину управления системы с входами управления блоков регистров ввода и вывода и блока общей памяти, первый информационный вход-выход блока арбитражной коммутации соединен с шиной данных системы, информационные входы-выходы первого и второго вычислительных блоков соединены соответственно с вторым и третьим информационными входами-выходами блока арбитражной коммутации, первый и второй информационные входы которого соединены 55, с адресными выходами соответственно первого и второго вычислительных блоков, выходы сигналов управления внешними устройствами первого и второго вычислительных блоков соединены соответственно с третьим и четвертым информационными входами блока арбитражной .коммутации, первый и второй входы запуска которого соединены соответатвенно с выходами сопровождения адреса соответственно первого и второго вычислительных блоков, выходы признака приема информации которых соединены соответственно с первым и вторым входами управления направлением передачи блока арбитражной коммутации, первый и второй входы сброса которого соединены с выходами признака выдачи информации соответственно первого и второго вычислительных блоков, причем блок арбитражной коммутации содержит первый и второй двунаправлен— ные шинные формирователи, с первого по четвертый шинные формирователи, первый и второй дешифраторы, первый и второй триггеры, первый и второй эле мен ты ИЛИ, пе рвый и в то рой элементы И, первый и второй элементы И-НЕ, причем первые входы — выходы первого И второго двунаправленных шинных Ьормирователей соединены с первым информационным входом-выходом блока арбитражной коммутации, второй и третий инфо рмацио нные входы-выходы кото рого соединены с вторыми входами-выходами соответственно первого и второго двунаправленных шинных формирователей, первый информационный вход блока арбитражной коммутации соединен с информационным входом первого дешифратора и с входом первого шинного формирователя, второй информационный вход блока арбитражной коммутации соединен с информационным входом второго дешЩратора и с входом второго шинного формирователя, выходы первого и второго шинных формирователей объе— динены и соединены с первым информационным выходом блока арбитражной коммутации, третий и четвертый информационные входы которого соединены соответственно с входами третьего и четвертого шинных формирователей, вы— ходы которых объединены и соединены с вторым информационным выходом блока арбитражной коммутации, первый и вт,рой входы запуска блока арбитражной коммутации соединены соответственно со стробирующими входами первого и второго дешифраторов, выходы которых соединены с входами устанав.—

1529241

12 <и в "1" соответственно первого и второго триггеров, синхровходы кото1 рых соединены с выходами соответственно первого и второго элементов

_#_IH, инверсные входы которых соединены соответственно с первым и вторым ходами сброса блока арбитражной комутации, первый вход управления наравлением передачи которого соедиен с прямым входом первого элемена ИЛИ и с входом управления направ.ением передачи первого двунаправленого шинного формирователя, второй ход управления направлением передан блока арбитражной коммутации соеинен с прямым входом второго элемента ГЛИ и с входом управления направ— ением передачи второго двунаправленог о шинного формирователя, выход ервого триггера соединен с прямым ходом первого элемента И и с первым входом первого э.пемента И-НЕ, выход которого соединен с первым выходом

1 готовности блока арбитражной коммутации, второй выход готовности которого соединен с выходом второго элемента

И-НЕ, первый вход которого соединен с прямым входом второго элемента И и с выходом второго триггера, выход

1 первого элемента И соединен с вторым входом второго элемента И-НЕ, с инверсным входом второго элемента И, с входами выборки первого двунаправленного шинного формирователя, первого н третьего шинных формирователей, выход второго элемента И соединен с вторым входом первого элемента И-НЕ, с инверсным входом первого элемента

И, с входами выборки второго двунаправленного шинного формирователя, второго и четвертого шинных формирователей.

1529241 шона 14 (zz) дыха/gnez ил ХР/ФО но аримериЛ !

У(20)

У(21)

w(zz)

5 ZS)

6 (Я)

7 t zs)

8 (N)

Составитель А.АФанасьев

Редак тор А. 0 rap Тех ред Л. Сердюкова Корректор И.Васильева

Заказ 7643/45 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-.35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101