Устройство для цикловой синхронизации цифрового видеомагнитофона

Устройство для цикловой синхронизации цифрового видеомагнитофона

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой видеозаписи и может быть использовано в аппаратуре передачи дискретной информации. Цель изобретения - повышение устойчивости синхронизации. Отклик на выходе опознавателя 1 синхрогруппы при появлении на его входе M символьной комбинации, совпадающей со структурой синхрогруппы, считается истинным только в том случае, если следующие за ним K N - символьных комбинаций являются разрешенным словом опознавания синхроблока (адреса). Истинное синхрослово вызывает появление декодированного адреса синхроблока на выходной шине 15 адреса и сдвиг данных на выходной шине 8. Если после истинного отклика в течение N тактов воспроизводимой тактовой частоты, где N равно либо числу бит в синхроблоке, либо числу бит в преамбуле (в случае соответствия выделенных слов опознавания адресу преамбулы), не был зарегистрирован новый отклик, то считается, что очередная синхрогруппа поражена ошибками и адрес синхроблока получается увеличением на единицу адреса предыдущего синхроблока. Это позволяет избежать нарушений цикловой синхронизации и обеспечить правильное декодирование воспроизводимой информации в случае сбоев синхрогрупп ошибками при низкой вероятности нарушения цикловой синхронизации из-за сложных синхгрупп. 1 з.п. ф-лы, 1 ил.

СОЮЗ СОВЕТСНИХ

СОЩИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 С 11 В 27/10

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ по изоБРетениям и ОтнРытиям

ПРИ ГЙНТ СССР

И ABTOPCHOMV СВИДЕТЕЛЬСТВУ! (21) 4321599/24-10 (22) 28.10.87 (46) 15.12.89. Бюл. Р 46 (71) Всесоюзный научно-исследовательский институт телевидения и радиовещания (72) Л.Е.Цизин, А.В.Теслер и А.Д.Ротенштейн (53) 534.852 (088.8) (56) Авторское свидетельство СССР

У 1278970, кл. G 11 В 20/12, 1985.

Авторское свидетельство СССР

У 1377906, кл. G 11 В 27/10, 1988.

„„SU„„1529284 А1

2 (54) УСТРОЙСТВО ДЛЯ ЦИКЛОВОЙ СИНХРОНИЗАЦИИ ЦИФРОВОГО ВИДЕОИАГНИТОФОНА (57) Изобретение относится к цифровой видеозаписи и может быть использовано в аппаратуре передачи дискретной информации. Цель изобретения— повышение устойчивости синхронизации.

Отклик на выходе опознавателя 1 синхрогруппы при появлении на его входе т-символьной комбинации, совпадающей со структурой синхрогруппы, считается истинным только в ТоМ случае, 1529284

10 ели следующие за ним 1с и-символьных . омбинаций являются разрешенным с:лофом опознавания синхроблока (адреса), 1стинное спнхрослово вызывает появ1сение декодированного адрес:а синхро лока на выходной шине 15 адреса и .двиг данных на выходной шине 8. Если после истинного отклика в течение

1 тактов воспроизводимой тактовой ас.тоты, где N равно либо числу бит сипх, либо числу бит в пре,мбуле (в случае oîîòâåòñòâèÿ выде.л еппых слов опознования адресу преамИзобретение относится к аппаратуре цифровой видеозаписи информации.

Цель изобретения — повышение ус.— ойчивости цикловой синхронизации.

Па чертеже представлена структурая схема устройства.

Устройство для цикловой синхрониза т и цифрового видеомагнитофона содержит познаватель 1 синхронизации, подключенH BI входами к информационной шине 2 и первой 3 и второй 4 шинам тактов и синхронизации, первая из которых соединена с входом счетчика 5, подключенного одним выходом к второй шине 4 тактовой синхронизации и остальными

ыходами через последовательно соединенные первый 6 и второй 7 регист,ы к первой выходной шине 8, последовательно соединенные первый регистр сдвига, третий 10 и четвертый 11 егистры, второй регистр 12 сдвига, ок 13 памяти и решающий блок 14, 40 г ыход которого подключен к второй

Шине 15, блок 16 управления, включень(ый между первым выходом опознавателla 1 синхрогруппы и управляющими в ходами решающего блока 14, включаю45 прего соединенные последовательно перв ый 17 и второй 18 регистры, входы и!ервого из которых являются входами утешающего блока 14, сумматор 19, выключенный между входами и выходами

50 второго регистра 18, выходы KQToporo я вляются выходами решающего блока 14, .=" лемент HJIH 20, выходом подключенI-:!bIH к синхронизирующему входу второг!o регистра 18. Блок 16 управления включает последовательно соединенные

l5 первый счетчик 21, первый блок 22 паь яти, элемент ИЛИ 23, второй счетчик

2 4 и второй блок 25 памяти, первый булы), не был зарегистрирован новый отклик, то считается, что очередная синхрогруппа Поражена ошибками и адрес синхроблока получается увеличением на единицу адреса предыдущего синхроблока. Это позволяет избежать нарушений цикловой синхронизации и обеспечить правильное декодирование воспроизводимой информации в случае сбоев синхрогрупп ошибками при низкой вероятности нарушения цикловой синхронизации из-за сложных синхрогрупп. 1 з.п.ф-лы, 1 ил. выход которого соединен с вторым входом элемента ИЛИ 23, второй выход — с третьей выходной шиной 26, третий выход с первым входом элемента ИЛИ 20 решающего блока 14, второй вход которого соединен с управляющими входами сумматора 19, регистров 17 и 7 и первым выходом блока 22 памяти. При этом второй выход опознавателя 1 синхрогруппы соединен с управляющим входом регистра 6, выходы которого соединены с второй группой входов регистра 12 сдвига, третья группа входов которого соединена с выходами регистра 10. Информационная шина 2 подключена к выходу регис.тра 9, синхрони".èðóþùèé вход которого соединен с шиной 3 тактовой синхронизации. Иина 4 тактовой синхронизации соединена с синхронизирующими входами счетчиков 21 и 24 и регистров 10 и 11 °

Бторой выход блока 22 памяти подключен к синхронизирующему входу регистра 17. Устройство содержит также блок

27 памяти контроля адреса, включенный между выходами блока 13 памяти и адресными входами блока 22 памяти блока 16 управления, в котором дополнительный выход первого счетчика 21 соединен со своим управляющим входом, третий выход блока 22 памяти подключен к своему управляющему входу, четвертый выход — к первому управляющему входу блока 25 памяти, второй управляющий вход которого соединен со своим четвертым выходом. Решающий блок t4 с:одержит дополнительно третий 28 и четвертый 29 регис.тры, входы первого из которых подключены к

1 входам регистра 17, а выходы — через регистр 29 к выходной шине 15 ° При

152928 этом синхронизирующие входы регистров

18 и 29 подключены к шине 26, управляющий вход регистра 29 подключен к управляющему входу регистра 17, а синхронизирующий вход регистра 28 соединен с вторым выходом блока 22 памяти блока 16 управления.

Устройство для цикловой синхронизации цифрового видеомагнитофона работает следующим образом.

Выделение синхрослов осуществляется в опознанателе 1 синхрогруппы, на который воспроизводимые данные поступают по информационной шине 2, а импульсы воспроизводимой тактовой час| тоти 1 — по шине 3 тактовой синхронизации. Счетчик 5 импульсов формирует импульсы тактовой частоты Г делет нием частоты Е на п, где n — число 20 символов в слонах воспроизнодимых данных. Состояние на выходах счетчика 5 импульсов определяет местоположение первого символа адреса синхроблока, отмечаемое появлением на втором выходе опознавателя 1 синхрогручпы при выделении синхрослона сигнала hs длительностью в период частоты

Ет. В первом регистре 6 запоминается состояние начетчика 5 импульсов, соответствующее моменту появления сигнала hs Кроме того, выделение синхрослова и опознанателе 1 синхрогруппы сопровождается откликом hsw на его втором выходе в виде сигнала длительностью н период тактовой чаев тоты f . Этот отклик может быть как истинным,так иложным.Поэтому с целью подтверждения достоверности отклика производится проверка следующих за ны40 деленным синхрословомкомбинаций символов на их соответствие разрешенному алфавиту адресов синхроблока. Для этого воспроизводимые данные по информационной шине 2 поступают на вход регистра 9 сдвига; на выходе которо- 45 го имеются и-разрядные комбинации, следующие с частотой Р . В регистрах

10 и 11 .эти комбинации переписываются с тактовой частотой f и поступа50 ют в виде {2п — 1)-разрядной комбинации на вход регистра 12 сдвига. На выход регистра 12 сдвига поступают и-раэряднь1е комбинации, выбранные иэ входных (2n — 1)-разрядных комбинаций путем сдвига, величина которого опре- 55 делена состоянием выходов регистра 6.

Эти выбранные и-разрядные комбинации поступают на вход .блока 13 памя-. ти опознавателя адреса, в котором осуществляется декодирование их н соответствии с алгоритмом кодирования адресов синхроблока. Декодиронапные комбинации поступают на блок 27 памяти контроля адресон, н котором определяется соответствие нходньж комбинаций раэрешающим адресам первого и второго байтов адресов в соответствии с международным стандартом по цифровой Видеозиписи, а также появление адреса преамбул сектором видеозаписи. Все этн команды поступают на адресные входы первого блока

22 памяти проверки истинности hsw блока 16 управления, В то же время на другие адресные входы блока 22 памяти поступают сигналы с выхода счетчика 21 импульсов. которьп запускается сигналом hsw и через определенное число тактов, необходимое для определения истинности сигнала

hsw, останавливается посредством введенной обратной связи, позволяющей избежать воэможности принятия решения поступления очередного спнхрослова при oTf утствии TBKTQBQI Q, В блоке

22 памяти обрабатываются команды, поступающие с второго блока 27 памяти, только на тех временных позициях, которые соответствуют местоположению слов адреса синхроблока н предположении, что отклик опознавателя 1 синхрогруппы истинньп . Кроме того, с второго выхода блока 22 памяти передаются стробирующие сигналы на синхронизирующие входы регистр"н l7 и 28 решающего блока 14 для записи соответственно первого и второго байта адреса. Поскольку в соответствии с международным с.тандартом по цифровой видеозаписи приходится анализировать два байта адреса, необходима фиксация ошибки, возникающей при принятии решения об ошибке н первом байте адреса. Для этой цели в блок 22 памяти введена обратная связь. Если в блок 22. памяти не поступают команды с блока 27 памяти об ошибках в словах адреса, то в блоке 22 памяти блока 16 управления принимается решение, что отклик опознавателя 1 синхрогруппы является истинным, и вырабатывается сигнал

has„ по которому регистр 7 запоминает состояние на выходах регистра 6.

Кроме того, этот сигнал разрешает перезапись в регистр. 29 решающего

1529284

15

25

35

55 блока 14 второго байта адреса синхроблокя, предварительно записанных в регистр 28. При этом на выходе схемы

11ПП 20 решающего блока 14 появляется сигнал разрешающий запись этих комбинаций с выхода 17 во второй регистр

18 решающего блока 14 и отключающий выходы сумматора 19 от входов второго регистра 18. Сигнал.has поступает на схеиу ИЛИ 23 блока 16 управления, вызывая появление íà ее выходе сигпаля, фязирующего счетчик 24, сигналы с выходов которого поступают ня входы блока 25 памяти блока 16 управления. Счетчик 24 и блок 25 палиги блока 16 управления работают таки.! образом, что если очередной сигнал has на первый вход схемы ИЛИ

23 »е поступил, что через фиксированное количество тактов на выходе блока 25 памяти появляется сигнал, поступающий на второй вход схемы

ИЛИ 23 и вызывающий фазирование счет и!ка 24 импульсов блока 16 управле..шя. Это фиксированное количество тактов фазировяния счетчика 24 импульсов определяется сигналом появг,ения адреса преамбулы. В случае приятия решения о наличии преамбулы

:оличество тактов в первом цикле при ..язпровянии счетчика 24 определяет(.я длиной преамбулы, а затем в слу†:."e сбоя синхроинформации в последу.,щ: х синхроблокях длина цикла фази,,овяния определяется длиной синхроблока, что позволяет значительно по. ысить помехозащищенность первых синя." облоков секторов записи. Это дости: †.,ë".åò! ÿ введением обратной связи в блоке 25 памяти блока 16 управления.

1(роме того, с выхода блока 25 памяти поступают еще два сигнала. Один из них вызывает появление сигнала на выходе схемы ИЛИ 20 решающего блока

14, разрешающего запись во второй регистр 18 комбинации символов с выходов сумматора 19 решающего блока

14, которые представляют собой адрес предыдущего синхроблока, увеличенный на единицу. Второй выход блока 25 памяти является выходной шиной 26, в . которой, в частности, присутствуют команды управления считывания адреса, поступающие на управляющие входы реистров 18 и 29 решающего блока 14.

Ф о р м у л а изобретения

1. Устройство для цикловой синхро. .изяции цифрового видеомагнитофона, содержащее опоэнаватель синхрогруппы, подключенный входами к информационной шине и первой и второй шинам тактовой синхронизации, первая из которых соединена с входом счетчика, подключенного одним выходом к второй шине тактовой синхронизации и остальными выходами через последовательно соединенные первый и второй регистры к первой выходной шине, последовательно соединенные первый регистр сдвига, третий, четвертый регистры, второй регистр сдвига, блок памяти и решающий блок, выход которого подключен к второй выходной шине, блок управления, включенный между первым выходом опознавателя синхрогруппы и управляю.щими входами решающего блока, включающего соединенные последовательно первый-и второй регистры, входы первого из которых являются входами решающего блока, сумматор, включенный между входами и выходами второго регистра, выходы которого являются выходами решающего блока, элемент ИЛИ, выходом подключенный к синхронизирующему входу второго регистра, блок управления включает последовательно соединенные первый счетчик, первый блок памяти, элемент ИЛИ, второй счетчик и второй блок памяти, первый выход которого соедиинен с вторым входом элемента ИЛИ, второй выход — с третьей выходной шиной, третий выход — с первым входом элемента ИЛИ решающего блока, второй вход которого соединен с управляющими входами сумматора и первого регистра решающего блока, второго регистра и первым выходом первого блока памяти блока управления, при этом второй выход опознавателя синхрогруппы соединен с управляющим входом первого регистра, выходы которого соедннены второй группой входов второго регистра сдвига, третья группа входов которого соединена с выходами третьего регистра, информационная шина подключена к входу первого регистра сдвига, сцнхронизирующий вход которого соединен с первой шиной тактовой синхронизации, вторая шина тактовой синхронизации соединена с синхронизирующими входами первого и второго счетчиков блока управления и четвертого регистра, второй выход первого блока памяти блока управления подключен к синхрониэирующему входу пер84 10 соединена с синхрониэирующим входом третьего регистра.

Составитель Н.Вихрова

Корректор М.Васильева

Редактор Е.Копча ТехредЛ.Олийнык

Заказ 7748/48 Тираж 558

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина,!О1

15292 ного регистра решающего блока, о т— л и ч а ю щ е е с я тем, что, с целью повышения устойчивости цикловой синхронизации, в него введен блок памяти контроля адреса, включенный между выходами блока памяти и адресными входами первого блока памяти блока управления, в котором дополнительный выход первого счетчика соединен со своим управляющим входом, третий выход первого блока памяти подключен к своему управляющему входу, четвертый выход — к первому управдяющему входу второго блока памяти, второй управляющий вход которого соединен со своим четвертым выходом, при этом вторая шина тактовой синхронизации

2. Устройство по и. 1, о т л и ч аю щ е е с я тем, что в решающий блок дополнительно введены последовательно соединенные третий и четвертый регистры, включенные между входами первого регистра и выходами второго регистра, управляющий вход которого соединен с третьей выходной шиной и с управляющим входом четвертого регистра, синхронизирующим входом соединенного с управляющим входом первого регистра, синхронизирующий вход которого подключен к второму выходу первого блока памяти блока управления.