Фазовый детектор

Фазовый детектор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиоизмерительной технике, в частности к устройствам демодуляции фазомодулированных сигналов, девиация фазы которых не превышает ±2φ, а спектр закона фазовой модуляции узкополосный. Цель изобретения - повышение точности детектирования и увеличения соотношения сигнал/шум (С/Ш) на выходе фазового детектора. Для достижения цели в детектор введены усилитель-ограничитель 6, преобразователь 7 фаза - код, блок 8 задержки, блок 9 вычитания, блок 10 сравнения кодов, два формирователя 11,15 импульсов, генератор 12 тактовых импульсов, два делителя 13,14 частоты и блок 16 постоянного запоминающего устройства. В предлагаемом детекторе имеется возможность с помощью подстройки значения порога посредством управляющего сигнала подстраиваться под различные девиации фазы входного сигнала. Это увеличивает возможности устройства и его помехоустойчивость. Применение предлагаемого детектора позволяет существенно уменьшить ошибку детектирования (до 1°), повысить примерно на 6 дБ соотношение С/Ш на выходе устройства и обеспечить однозначный диапазон фазового детектирования в пределах ±2φ. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4. Н 03 Р 13/00 о

ОПИСАНИЕ ИЗОБРЕТЕНИЯ (54) ФАЗОВНЙ ДЕТЕКТОР

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4334161/24-09 (22) 27.11 ° 87 (46) 15.12.89. Бюл. К - 46 (72) В.А.Пономарев и Н.А.Марцинковский (53) 621.376.55 (088.8) (56) Авторское свидетельство СССР

Р 809482, кл. Н 03 D 13/00, 1978. (57) Изобретение относится к радиоиэмерительной технике, в частности к устройствам демодуляции фазомадулированных сигналов, девиация фазы которых не превьппает +27, а спектр закона фаэовой модуляции узкополосный. Цель изобретения — повьппение точности детектирования и увеличение соотношения сигнал-шум (С/Ш) на выходе фазового детектора. Для достижения цепи в детектор введены усилиÄÄSUÄÄ 1529409 А1

2 тель-ограничитель 6, преобразователь

7 фаза — код, блок 8 задержки, блок

9 вычитания, блок 10 сравнения кодов, два формирователя 11, 15 импульсов, генератор 12 тактовых импульсов, два делителя 13, 14 частоты и блок 16 постоянного запоминающего устройства. В предлагаемом детекторе имеется возможность с помощью подстройки значения порога посредством управляющего сиги:",ла подстраиваться под разя -,чные девиации фазы входного сигна..а. Это увеличивает возможности устройства и его помехоустойчивость. Применение предгагаемого детектора позволяет существенно уменье ить ошибку детек— тирования (до 1 ), повысить пржчерно на 6 дБ соотношение С/Ш на выходе устройства и обеспечить однозначный диапазон фазового детектирования в пределах +2 I. 2 ил.

1529409

Изобретение относится к радиоизмерительной технике, в частности к устройствам демодуляции фаэомодулированных сигналов, девиация фазы которых не превышает «+2к, а спектр закона фаэовой модуляции узкополосный.

Цель изобретения — повышение точности детектирования и увеличение соотношения сигнал-шум на выходе детектора.

На фиг.1 приведена функциональная электрическая схема предлагаемого фазового детектора; на фиг.2 временные диаграммы, поясняющие работу фазового детектора.

Фазовый детектор содержит первый элемент И 1, триггер 2, цифроаналоговый преобразователь 3, второй элемент И 4, инвертор 5, усилитель-ограничитель 6, преобразователь 7 фазакод, блок 8 задержки, блок 9 вычитания, блок 10 сравнения кодов, первый формирователь 11 импульсов, генератор 25

12 тактовых импульсов, первый 13 и второй 14 делители частоты, второй формирователь 15 импульсов и блок 16 постоянного запоминающего устройства.

Фазовый детектор работает следующим образом;

Фаэомодулированный сигнал с частотой Е, имеющий фазовую модуляцию с синусоидальной огибающей, поступает на вход усилителя-ограничителя 6.

Усилитель-ограничитель 6 преобразует входной синусоидальный сигнал частоты в сигнал прямоугольной формы той же частоты, имеющий ту же фазовую модуляцию. Поскольку во входном сигнале вместе с входным синусоидальным сигналом присутствует флуктуирующая помеха и шум, нельзя применять высокЬчувствительный входной формирователь, например компаратор напряжения, который искажает фронты и спады прямоугольного сигнала, внося большую ошибку в значение измеряемой фазы или же вообще может сделать устройство неработоспособным.

Прямоугольный сигнал с выхода

50 усилителя-ограничителя 6 поступает на первый вход двухполупериодного преобразователя 7 фаза-код. На второй вход преобразователя 7 фаза-код поступает опорное напряжение с выхода 55 второго делителя 14 частоты (фиг.2а).

Относительно этого сигнала осуществляется фаэовая демодуляция. На третий вход преобразователя 7 фаза-код поступают счетные импульсы с выхода первого делителя 13 частоты. Преобразователь 7 фаза-код преобразует фазовые сдвиги ФГ1-сигнала в цифровой код. На выходе преобразователя 7 фаза-код получают значение фазового сдвига в цифровом коде. Усилитель-ограничитель 6 вносит в преобразуемый фазовый сдвиг ошибку, которая к тому же имеет температурную нестабильность. Если при формировании выходного сигнала по фронту ошибка преобразования имеет знак "+", то при формировании по спаду она имеет знак "-". Осуществляя формирование выходного сигнала одновременно по фронту и по спаду, а затем складывая полученные значения и деля их на 2, можно уменьшить ошибку, вносимую усилителем-ограничителем 6, в чем и заключается работа двухпо- лупериодного преобразователя 7 фазакод. Частота счетных импульсов, поступакицих с выхода первого делителя

13 частоты, определяет дискретность измерения фазы сигнала. Двухполупериодный преобразователь 7 фаза-код обеспечивает линейное преобразование ФГ1-сигнала в цифровой код, пропорциональный фазе сигнала в динамическом диапазоне от 0 до 2и относительно опорного напряжения, поступающего с выхода второго делителя 14 частоты. В качестве такого преобразователя может быть использовано известное устройство. Диаграмма на фиг.2б соответствует продетектированному закону фазовой модуляции входного сигнала с синусоидальной огибающей в диапазоне +2ii. Выпуклая часть диаграммы соответствует продетектированным положительным сдвигам фазы, вогнутая часть — продетектированным отрицательным сдвигам фазы.

Цифровой сигнал с выхода преобразователя 7 фаза-код поступает на первый вход блока 8 задержки на один интервал преобразования, на второй вход блока 9 вычитания и на второй вход цифроаналогового преобразователя 3. Блок 8 задержки выполняется в цифровом виде, например в виде регистра сдвига на один такт. Управление задержкой производится импульсами, поступающими с выхода второго формирователя 15 импульсов, На выходе блока задержки присутствует задержан29409!

5

15 ный на один такт преобразования сигнал (диаграима на фиг.2в). Этот сигнал поступает на первый вход блока

9 вычитания. На первом выходе блока

9 вычитания имеется сигнал, изображенный на фиг.2г. Этот сигнал соответствует модулю производной сигнала с выхода преобразователя 7 фаза-код.

На втором выходе блока 9 вычитания формируется сигнал, соответствующий знаку сигнала на первом выходе блока вычитания 9 (фиг.2е). Этот сигнал пост;.пает на второй вход первого элемента И 1 и через инвертор 5 на второй вход второго элемента И 4, управляя ими ° С первого выхода блока вычитания 9 сигнал, изображенный на фиг.2г, поступает на первый вход блока 10 сравнения кодов. На второй вход блока 10 сравнения кодов поступает значение порога с выхода блока

1Й постоянного запоминающего устройства 16. Значение порога формируется в соответствии с сигналом управления, поступающим на вход блока 16. Блок

10 сравнения кодов осуществляет цифровое сравнение кодов двух сигналов.

При превышении сигналом на первом входе значения порога на втором входе на выходе блока 10 формируется сигнал превышения (фиг.2д). Сигнал с выхода блока 10 сравнения кодов поступает на вход первого формирователя 11 импульсов, в котором формируется импульс, соответствующий фронту сигнала с выхода блока 10 сравнения кодов. Этот сигнал пос.тупает на первые входы первого и второго элементов И 1 и 4 и проходит на их выход или же не проходит в зависимости от того, какой уровень управляющего сигнала имеется в данный момент времени на втором входе элемента 1 .. На выходе первого элемента И 1 формируется импульс, показанный на фиг.2ж, на выходе второго элемента

И 4 — импульс, показанный на фиг.2з.

С выхода элемента И 1 импульс поступаег на вход установки в "1" триггера 2, а с выхода элемента И 4 на вход установки в "0" триггера 2.

На выходе триггера .". формируется сигнал, изображенный на фиг.2и. Этот сигнал поступает на первый ьход цифроаналогового преобразователя 3, который является входом старшего разряда входного кода преобразователя

3. На выходе цифроаналогового преоб!

55 разователя 3 формируется сигнал, изображенный на фиг.2к. Этот сигнал соответствует демодулированному сиг— налу с однозначным участком демодуляции +..».

В предлагаеиом фазовом детект.ре имеется возможность с помощью подстройки значения порога посредством управляющего сигнала подстраиваться под различные девиации фазы входного сигнала. Это расширяет возиожнос..>.и устройства и увелт.ивает его помех устойчивость. В случае применения данHoI.Q фазового детектора в квазидопплеровскои радиопеленгаторе таким управляющим сигналом является код частоты с радиоприемного устройства.

Величина девиации фазы для квазидо:— плеровского радиопеленгатора зависит от радиуса антенны и от длины волны принимаеиого радиопеленгатором сиг»зла. В квазидопплеровском радиопеленгаторе величина девиации фазы фазомодулированного сигнала различна для разных частот рабаты пеленгатора.

Соответственно, амплитуда с.ггнала (фиг.2r) также различна, Чтобы попучить сигнал (фиг.2д) HB выходе бл

10 сравнен>ия кодов, необ; одпмо различное значение порога. Гоответственно, блок 16 постоял .ого запоминающего устройства выполня"T. роль flpc= образователя ко ов между к>л:и управляющего слгнала и кодом необходимям для работы блока 10 cp3>.— нения кодов.

Применение предлагаемого фа:-овоl o детектора позволяе существенно уменьшить ошибку детектирования фазы о (до 1 ), повысить примерно яа б дБ соотношение сигна:t-шум нз вь-. оде устройства и обеспечить однозначнь> > диапазон фазового легсктиро зания в пределах +.". . Б.-.ок b задержки:о: =.г быть выполнен и 1П ;С 533ТМ9 б:.ок вьгчитания — на И1>С 5301П13, предста:— ляющий собой арифие тико-логическое устройство, блок 1 сраонения кодовна 1йС 533С:1„.>ñ риир,>ватель импульсов — на 533 1И, 533Ë111, >гнвертор на 533ЛН1, элементы >1 1 и 4 — на микросхеме 533 1ЛЗ, триггер ? — на микросхеме 533ТР, цифроаналоговый преобразователь 3 — на микро хсмах

594ПА1, 140УД7, блок 16 постоянного запоминающего устройст⻠— на микросхеме 556РТ5 (в .>тот блок закладывается прошивка" -па >ения порога, 1529409 соответствующая сигналу управления), генератор тактовых импульсов — на

ИИС 448ГГ2, делители частоты 13 и

14 — на микросхемах 133ИЕ5.

Формула и з обретения

Составитель В,Цветков

Техред Л.Сердюкова Корректор И.Муска

Редактор Л.Пчолинская

Заказ 7758/54 Тираж 884 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, 3-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101

Фазовый детектор, содержащий последовательно соединенные первый элемент И, триггер и цифроаналоговый преобразователь, а также второй элемент И, первый вход которого соединен с первым входом первого элемента И, и инвертор, о т л и ч а ю шийся тем, что, с целью повышения точности детектирования и увеличения соотношения сигнал/шум на выходе фазового детектора, в него введены последовательно соединенные усилитель-ограничитель, вход кото20 рого является входом фазового детектора, преобразователь фаза-код, блок задержки, блок вычитания, второй вход которого соединен с входом блока задержки и с вторым входом цифроаналого-25 вого преобразователя, блок сравнения кодов и первый формирователь импульсов, выход которого соединен с первым входом первого элемента И, последовательно соединенные генератор тактовых импульсов, первый делитель частоты, выход которого соединен с третьим входом преобразователя фазакод, второй делитель частоты, выход которого соединен с вторым входом преобразователя фаза-код, и второй формирователь импульсов, выход которого соединен с управляющим входом блока задержки, а также блок постоянного запоминающего устройства, выход которого соединен с вторым входом блока сравнения кодов, при этом второй выход блока вычитания соединен с вторым входом первого элемента И и с входом инвертора, выход которого соединен с вторым входом второго элемента И, причем выход второго элемента И соединен с вторым входом триггера, вход блока постоянного запоминающего устройства является управляющим входом фазового детектора, а выход цифроаналоГового преобразователя выходом фазового детектора.