Устройство для контроля микропроцессорных блоков

Устройство для контроля микропроцессорных блоков

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к средствам контроля цифровых объектов, и позволяет реализовать алгоритмы контроля независимо от особенностей временных диаграмм сигналов синхронизации и протоколов обмена объекта контроля. Цель изобретения - расширение функциональных возможностей устройства для контроля микропроцессорных блоков за счет возможности программирования алгоритмов контроля при различных сочетаниях временных параметров синхропоследовательностей объекта контроля. Перед началом проверки с помощью блока 12 ввода производится загрузка хранимых тестов в блок 10 памяти, модифицированной матрицы переходных вероятностей и кодов, из которых генерируется марковская последовательность, - в память формирователя 9 псевдослучайной последовательности, кодов управления блоком 5 мультиплексоров - в блок 6 сверхоперативной памяти, программы формирования периодических воздействий и меток времени - в память формирователя 7 синхросерий, программы проверки объекта контроля - в память блока 11 управления. Очередное входное воздействие формируется путем суперпозиции хранимого теста из блока 10 памяти, псевдослучайного теста от генератора 8 и очередного кода марковской последовательности от формирователя 9. Необходимый источник подключается к блоку 1 регистров через блок 5 мультиплексоров. При суперпозиции выбор соответствующих полей задается управляющими кодами из блока 6 сверхоперативной памяти. Сигналы синхронизации с выхода формирователя 7 подаются на контролируемый микропроцессорный блок 3 и эталонный блок 2 через блок 1 регистров. Блок 4 сравнения выполняет сравнение откликов и выдает результаты сравнения на блок 13 вывода и блок 11 управления. Подача входных воздействий и опрос откликов блоков 2 и 3 выполняются в моменты времени, задаваемые программой контроля из памяти формирователя 7 синхросерий. 2 з.п.ф-лы, 10 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А1 (51) 4 С 06

ВСЕС

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ "". лн

1 (),.;Б р4

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4407927/24-24 (22) 11.04.88 (46) 23.12.89. Бюл. М- 47 (71) Кишиневский политехнический институт им. С. Лазо (72) А.А. Гремальский и С.М. Андроник (53) 681.3(088.8) (56) Авторское свидетельство СССР

У !042023, кл. С 06 F 11/00, 1982.

Авторское свидетельство СССР

У 1332320, кл. G 06 F 11/00, 1986.

2 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОЛРОЦБCCOPHbIX БЛОКОВ (57) Изобретение относится к вычислительной технике, в частности к средствам контроля цифровых объектов, и позволяет реализовать алгоритмы контроля независимо от особенностей временных диаграмм сигналов синхронизации и протоколов обмена объекта контроля. Цель изобретения — расширение функциональных возможностей устройства для конт1531099 роля микропроЦессорных блоков за счет возможности программирования алгоритмов к»нтроля при различных сочетаниях временных параметров синхропоследователъностей объекта контроля. Перед началом проверки с помощью блока 12 ввода производится загрузка хранимых тестов в блок 10 памяти„ модифицированной матрицы переходных вероятностей и кодов, из которых генерируется марковская последовательность, — в память формирователя 9 псевдослучайной последгвательности, кодов управления блоком 5 мультиплексоров — в блок 6 сверхопеэативной памяти, программы Фор.пнро зания периодических воз действий и мет»к времени — в память формирователя 7 синхросерий, программы проверки объекта контроля — в память блок» 11 управления. Очередное входное воздействие формируется путем суперпозииип хранимого теста из блоИзобретение относится к вычислительной технике, в частности к средствам автоматического контроля цифровых объекто з, и может быть использовано для высокочастотной функциональной проверки микропроцессоров, блоков ЗВМ, пос гроенных на основе микропроцессоров и других схем большой сòепени интеграции, целых микро-3B1 и прочих сложных устройств в процессе их производства и эксплуатации.

Цепью изобретения является расширение функциональных возможностей уст-40 ройства за счет возможности программирования алгоритмов контроля при различных сочетаниях временных параметров синхропоследовательностей объекта контроля.

11а фиг. 1 представлена структурная схема устройства контроля микропр»пессорных блоков; «а фиг. 2 — схема одного разряда, блока регистров, блока сравнения и блока мультиплексоров; на фиг. 3 — схема формирователя синхросерий; на фиг. 4 — схема генератора псевдослучайных тестов; на фиг. 5 схема формироззателя псевдослучайной

55 последовательности; на фиг. Ь вЂ” схема блока управления; на фиг. 7 — формат команд блока управления; на фиг. 8— временные диаграммы синхросерий и мека 10 памяти, псевд случайного тес- та от генератора 8 и очередного «ода марковской последовательности от формирователя 9. Необходимый источник подключается к блоку 1 регистров через блок 5 мультиплексоров. При суперпозиции выбор соответствующих полей задается управляющими кодами из блока 6 сверхоперативной памяти.

Сигналы синхронизации с выхода формирователя 7 подаются на контролируемый микропроцессорный блок 3 и эталонный блок 2 через блок 1 регистров. Блок 4 сравнения выполняет сравнение откликов и выдает результаты сравнения на блок 13 вывода и блок 11 управления.

Подача входных воздействий и опрос откликов блоков 2 и 3 выполняются

1 в моменты времени, задаваемые программой контроля из памяти фор ; рователя / синхросерий, 2 з. п. ф-лы.

10 ил. ток времени для некоторого объекта контроля; на фиг. 9 — таблица содержимого блока памяти формирователя синхросерий для .выбранного объекта контроля; на фиг. 10 — временные диаграммы работы формирователя синхросерий.

В состав устройства (фиг. 1) входят блок 1 регистров, эталонный 2 и контролируемый 3 микропроцессорные блоки (объекты), блок 4 сравнения, блок 5 мультиплексоров, блок 6 сверхоперативной памяти, формирователь 7 синхросерий, генератор 8 псевдослучайных тестов, формирователь 9 псевдослучайной последовательности, блок

10 памяти тестов, блок 11 управления, блок 12 ввода, блок 13 вывода.

Каждый из блоков 1, 4 и 5 состоит из Г1 идентичных схем (разрядов), каждая из которых соответствует одному выводу проверяемого и эталонного объектов, Величина Y определяется числом выводов у объектов, для большинства микропроцессорных блоков достаточно N = --256.

Блок 1 регистров предназначен для определения функции канала в каждом такте проверки, для хранения и выдачи входных воздействий на объект контроля и эталон.

Схема любого i-го разряда блока 1 регистров (фиг. 2) содержит триггер

Триггер 16 данных предназначен для хранения значения сигнала, подаваемого в текущем такте проверки на вход проверяемого и эталонного объектов при условии, что на рассматриваемый вход не поступает сигнал от формирователя 7 синхросерий, а также для хранения мас и сравнения при выполнении операций сравнения.

Блок 4 сравнения предназначен для

35 выполнения поразрядного сравнения указанных операндов. Операндом может быть отклик объекта контроля, отклик эталона, данные, хранимые в блоке 4 сравнения, данные поступающие от бло- 4О ка 5 мультиплексоров. Выбор конкретных операндов, участвующих в операциях сравнения, определяется управляющими сигналами от блока 11 управления.

В каждый i-й разряд блока 4 сравнения входят (фиг. 2) повторитель

21, триггер 22 данных, коммутаторы

23 и 24, сумматор 25 по модулю два и элемент И 26, 50

Повторитель 21 предназначен для развязки выводов объекта контроля от входов триггера 22 данных и коммутатора 23, что позволяет проверять объекты контроля с коэффициентом раз55 ветвления выводов, равным единице.

Триггер 22 данных предназначен для запоминания и хранения отклика объекта контроля .

5 15310

14 коммутации, триггер 15 синхронизации, триггер 16 данных, элемент И-ИЛИ.

17, элементы И 18 — 20.

Триггер 14 коммутации определяет функцию канала в текущем такте проверки: подача сигнала на вход объекта (триггер установлен в "0") или опрос его выходного сигнала (триггер установлен в "1"). Б последнем случае он переводит элементы И 19 и 20 в высоконмпендансное состояние выхода.

Триггер 15 синхронизации определяет источник входного воздействия, подаваемого на вход объекта и эталона. 15

Если триггер 15 установлен в единицу, на вход объекта и эталона через элементы 17,19 и 20 подается сигнал от формирователя синхросерий. В противном случае,т.е. когда триггер 15 синхронизации установлен в "0", на вход проверяемого и эталонного объектов подается содержимое триггера 16 данных.

99 6

Кокчутатор 23 предназначен для выбора в качестве первого операнда з операции сравнения отклик объекта контроля в текущем такте либо значение, хранимое в триггере 22 данных.

Коммутатор 24 предназначен для выбора в качестве второго операнда операции сравнения отклик эталона либо данные от блока 5 мультиплексоров. !

Операция сравнения выполняется сумматором 25 по модулю два.

Элемеír И 26 обеспечивает передачу результата сравнения на выход блока 4 ипи его блокировку в зависимости от состояния триггеров 14 коммутации и 16 данных блока 1 регистров.

Таким образом, в сравнении участвуют только те разряды, для которых, во-первых, триггеры 14 коммутации установлены в "1" (соответствующие выводы блоков 2 и 3 являются выходами) и, во-вторых, триггеры 16 данных также установлены в единицу (рассматриваемые разряды не маскируются).

Блок 5 мультиплексоров предназначен для выбора источника данных для блока 1 регистров и блока 4 сравнения. Управление процессом выбора источника осуществляется двухразрядным кодом, поступающим от блока 6 сверхоперативной памяти.

Любой i-й разряд блока 5 мультиплексоров (фиг. 2) содержит дешифратор

27, элемент ИЛИ 28, элемент И-ИЛИ 29.

Дешифратор 27 предназначен для анализа кода, поступающего с блока 6 сверхоперативной памяти.

Злемент И-ИЛИ 29 в зависимости от сигналов на выходе дешифратора 27 подключает к первому выходу i-го разряда блока 5 один из источников данных: если на входе дешифратора код

"00" — генератор 8 псевдослучайных тестов; если на входе дешифратора код

"01" — формирователь 9 псевдослучайной последовательности; если на входе дешифратора код "10" или "11" - блок

10 памяти тестов.

Выход старшего разряда дешифратора

27 составляет второй выход i-го разряда блока 5 мультиплексоров.

Таким образом, если на i-й разряд блока 5 мультиплексоров от блока 6 сверхоперативной памяти поступает код "11", на его втором выходе появляется значение "1", которое при прие1531099 ме в 1-й триггер 14 коммутации через его инверсный выход переводит элементы И 19 и 20 в высокоимпендансное состояние выхода, т ° е ° i-й вывод объектов 2 и 3 рассматривается как выход. Одновременно по первому выходу i-го разряда блока 5 мультиплексоров поступает информация от блока 10 памяти тестов, которая записывается 10 в i-й триггер 16 данных блока 1 регистров.

Если же на 1-й разряд блока 5 мультиплексоров поступают коды "00", "01" либо "10", на его втором выходе появляется значение "0", которое при приеме в i-й триггер 14 коммутации через эгементы И 1 9 и 20 разрешает прохождение сигнала с выхода х-ro T H e 16 HHb x H o K 24

2 и 3, т.е. i-й вывод объектов 2 и 3 рассматривается как вход.

При этом сигнал с прямого выхода

i-ro триггера 14 коммутации через элементы И 18 и 26 запрещает передачу результата сравнения по i-му выводу (как уже было отмечено, этот вывод является входом проверяемого объекта) в блок 11 управления.

Если на i-й разряд блока 5 муль- 30 типлексоров поступает код "00", в i-й триггер. 16 данных по первому выходу

i-ro разряда блока 5 записывается информация с i-го выхода генератора 8 псевдослучайных тестов; если на i-й разряд блока 5 мультиплексоров поступает код "01", в i-й триггер 16 данных записывается информация с -го выхода формирователя 9 псевдослучайной последовательности; если íà >-й 40 разряд блока 5 мультиплексоров поступает код " 10", в i-й триггер 16 данных записывается информация с i-го выхода блока 10 памяти тестов.

Таким образом, блок 5 мультиплексоров позволяет одновременно и независимо друг от друга передавать для каждого i-ro разряда следующую информацию: по второй группе выходов— является i-й вывод эталонного 2 и проверяемого 3 объектов входом либо выходом; по первой группе выходов если i-й вывод объектов 2 и 3 является выходом, передается информация о том, участвует ли данный выход в операции сравнения с эталоном (маска сравнения), если же i-й выход проверяемого объекта является входом, не-. редается входное воздействие от выбранного источника.

Блок 6 сверхоперативной памяти предназначен для хранения кодов управления блоком 5 мультиплексоров.

Разрядность блока 6 сверхоперативной памяти равна 2 N, т.е. каждому разряду блока 5 мультиплексоров соответствует группа из двух разрядов блока

6 сверхоперативной памяти.

Формирователь 7 синхросерий (фиг. 3) предназначен для формирования меток времени (вторая группа выходов), периодических воздействий, подаваемых на объект контроля и эталон (первая группа выходов), и тактовых импульсов (выход тактовых сигналов) ° Под термином "метка времени" подразумевается сигнал на одноч из разрядов второй группы выходов формирователя 7, а под термином "номер метки" — номер соответствующего разряда.

Формирователь 7 синхросерий содержит генератор 30 тактовых импульсов, счетчик 31, блок 32 памяти, регистр

33 с выходами 33. 1 младшего разряда, 33 ° 2 — разрядов меток времени, 33.3 разрядов периодических воздействий, три элемента ИЛИ 34-36, элемент 37 задержки, группу 38 элементов И.

Генератор 30 тактовых импульсов предназначен для выработки непрерывной последовательности импульсов.

Пуск генератора осуществляется управляющим сигналом по входу "Пуск", а его останов — управляющим сигналом по входу "Стоп", Счетчик 31 предназначен для последовательного перебора адресов блока

32 памяти, блок 32 памяти — для хранения программы формирования периодических воздействий и меток времени.

Каждое слово блока 32 памяти содержит

N + М + 1 разрядов, где М вЂ” число формируемых меток времени.

Регистр 33 предназначен для фиксации информации, считанной иэ блока 32 памяти, элемент ИЛИ 34 — для объединения управляющих сигналов, поступающих от блока 12 ввода и блока 11 управления, элемент ИЛИ 35 — для объединения сигналов от генератора 30 тактовых импульсов и блока 12 ввода, элемент ИЛИ 36 — для объединения сигналов от блока 12 ввода и выхода 33. 1 регистра 33, элемент 37 задержки— для устранения состязаний на входах элементов И группы 38.

153 1099!

Группа 38 элементов И предназначена для обеспечения одинаковой длительности импульсов, являющихся метками времени.

Генератор 8 псевдослучайных тестов слуямт для Аормирования псевдослучайных чисел. В простейшем случае он может быть реализован на сдвиговых регистрах с.обратными связями.

На Аиг. 4 показан вариант генератора, в котором используется сдвиговый регистр 39 и один сумматор 40 по модулю два.

Формирователь 9 псевдослучайной последовательности (фиг. 5) служит для формирования псевдослучайных Nразрядных кодов, описываемых матрицей переходных вероятностей цепи Маркова. Формирователь 9 содержит генератор 41 псевдослучайных чисел, счетчик 42 столбцов, счетчик 43 строк, память 44 модифицированной матрицы переходных вероятностей, счетчик 45 адресов, память 46 кодов, два элемента 47 и 48 задержки.

Генератор 41 псевдослучайных чисел вырабатывает равномерно распределенные числа. В частности, он может быть реализован аналогично- генератору 8 на сдвиговых регистрах с обратными связями, Счетчик 42 столбцов предназначен для хранения случайного числа и Аормирования адресов информации, вводимой перед началом проверки в память

44 модиАицированной матрицы переходных вероятностей.

Счетчик 43 строк служит для хранения номера (адреса) строки и форми- 40 рования адресов информации, вводимой перед началом проверки в память 44 модифицированной матрицы переходных вероятностей .

Память 44 модифицированной матрицы переходных вероятностей представляет собой двухмерный массив из

) 1оя и (-разрядных слов, где n — число состояний цепи Маркова. Адресация 5п

;слова осуществляется путем указания н омера строки в счетчике 43 строк и номера столбцов в счетчике 42 столбцов ° Число с тро к лам я ти 44 мо дифицированной матрицы переходных вероятностей равно и а число столбцов—

Щ

2, где m определяется способом представления переходных вероятностей Р к в виде Р;„= 2

Счетчик 45 адресов предназначен для хранения считанного из памяти 44 модифицированной матрицы переходных вероятностей номера очередного состояния цепи Маркова, а также для формирования адресов информации, вводимой перед началом проверки в память 46 кодов.

Память 46 кодов содержит и слов и слуялт для хранения N-разрядных кодов. Каждому состоянию цепи Маркова соответствует некоторый код в памяти

46 кодов.

Элемент 47 задержки обеспечивает задержку управляюще го сигнала на время срабатывания генератора 41 псевдослучайных чисел. Элемент 48 задержки обеспечивает задержку управляющего сигнала на время выполнения операции чтения из памяти 44 модифицированной матрицы переходных вероятностей.

Блок 10 памяти тестов предназначен для хранения тестов, задаваемых детерминированными наборами, масок сравнения, эталонных реакций (если при проверке отсутствует эталонный объект), а также других данных для блока 1 регистров и блока 4 сравнения.

Блок 11 управления (фиг. 6) предназначен для программного управления процессом контроля ° Блок содержит счетчик 49 команд, память 50 команд, регистр 51 команд с выходом 51.1 адреса блока 6 сверхоперативной памяти, .выходом 51 ° 2 адреса блока 10 памяти тестов, выходом 51.2 управления коммутаторами 23 и 24, выходом 51.4 кода

1 микроопераций, выходом 51. 5 адреса перехода, выходом 51.6 кода метки времени, выходом 51, 7 признака перехода, элемент ИЛИ 52, группу элементов И 53, узел 54 управления выборкой, узел 55 анализа условий, два элемента И 56 и 57.

Счетчик 49 команд предназначен для хранения адреса, по которому выполняется обращение к памяти 50 команд.

Память 50 команд служит для хранения программы контроля.

Регистр 51 команд предназначен для хранения текущей команды, элемент ИЛИ

52 — для объединения управляющих сигналов от блока 12 ввода и элемента

И 57, группа 53 элементов И вЂ” для выдачи сигналов микроопераций в момент времен, определяемый схемой 54 управления выборкой, узел 54 управления выборкой — для определения момента вы11 153 дачи сигналов микроопераций и запуска операции выборки очередной команды.

Узел 54 управления выборкой состоит (фиг. Ь) из дешифратора 58, группы

59 элементов И, элемента ИЛИ 60.

Сигнал на выходе узла 54 управления выборкой появляется в момент вре-, мени, укаэанном меткой времени, номер которой задается кодом на выходе 51.6 регистра 51 команд.

Узел 55 анализа условий предназначен для определения способа формиро» вания адреса следующей команды в соответствии со значением выхода 51.7 признака перехода регистра 51 иоманд и результата сравнения в блоке 4 сравнения. Узел 55 анализа условий (фиг. 6) содержит два элемента ИЛИ

61 и 62, элемент HE 63, триггер 64 условий, два элемента И 65 и 66.

Триггер 64 условий служит для хранения результата операции сравнения, выполняемой в блоке 4, путем объединения с помощью элемента ИЛИ 61 результатов сравнения по каждому иэ разрядов .

Элемент НЕ 63, элементы И 65 и 66, элемент ИЛИ 62 выполняют анализ признака перехода с выхода 51.7 регистра

51 команд ("0" — условный, " 1" — безусловный), а также значение условия из триггера 64 условий и вырабатывает управляющие сигналы для формирования адреса следующей комаиды (переход по адресу с выхода 51.5 регистра 51 команд либо по адресу, из счетчика 49 команд, увеличенного на единицу).

Элементы И 56 и 57 предназначены для блокировки процесса выборки до прихода сигнала запуска выборки от узла 54 управления выборкой.

На фиг. 7 использованы следующие обозначения: 67 — поле адреса блока

6 сверхоперативной памяти, куда записывается адрес, по которому при выполнении команды осуществляется операция чтения из блока 8 сверхоперативной памяти; 68 — поле адреса блока 10 памяти тестов, куда записывается адрес, по которому при выполнении команды осуществляется чтение из блока

10 памяти тестов; 69 — поле управления коммутаторами 23 и 24, куда заносятся значения управляющих сигналов, настраивающих коммутатор 23 на передачу информации с триггера 22 данных либо передачу откликов с проверяемого объекта, коммутатор 24 на передачу

1099 12 отклика от эталонного объекта либо передачу информации от блока 5 мультиплексоров; 70 — поле кода микроопераций, куда занося тся значения следующих управляющих разрядов: "Прием" в триггер 14 коммутации, "Прием" в триггер 15 синхронизации, "Прием" в триггер 16 данных, "Прием" в триггер

22 данных, "Стоп" на генератор 30 тактовых импульсов, "Пуск" формирователя 9 псевдослучайной последовательности, "Прием" в блок 13 вывода; 71 поле адреса перехода, куда записывается адрес, по которому передается упраяление при безусловном переходе, либо при условном переходе, если результат операции сравнения в блоке

4 сравнения равен нулю; 72 — поле ко20 да метки времени, куда заносится номер метки времени (микроопераи .и из поля 70 выдаются на управляемые блоки в момент прихода метки с указанным номером, одновременно при этом

25 запускается процесс выборки очередной команды); 73 — поле признака перехода, куда заносится ноль при необхо- димости выполнения условного перехода и единица при безусловном перехозо

На фиг. 8 обозначены временная диаграмма 74 тактовых импульсов, временная диаграмма 75 первой серии синхронизации (серия Ф1), временная диаг35 рамма 76 второй серии синхронизации (серия Ф2), временная диаграмма 77 сигнала, определяющая момент выполнения команд, не связанных с обменом (метка MO); временная диаграмма 78 сигнала, определяющего моменты подачи входных воздействий на объекты

2 и 3 (метка М1); временная диаграмма ?9 сигнала, определяющего моменты коммутации двунаправленных выводов объектов 2 и 3 (метка М2); временная диаграмма 80 сигнала, определяюще ro моменты приема откликов объектов 2 и

3 (метка МЗ) .

На фиг, 10 обозначены сигнал 81 на входе "Пуски генератора 30 тактовых импульсов, сигнал 82 на входе

"Стоп генератора 30 тактовых импульсов, сигнал 83 на выходе генератора

30 тактовых импульсов, сигнал 84 на выходе элемента ИЛИ 36, сигнал 85 на выходе счетчика 31, сигнал 86 на выходе блока 32 памяти; сигналы 87-90 на нулевом, первом, втором и третьем разрядах соответственно выхода 33.2

14

13

1531099 регистра 33 силва и 91 и 9- на пятом и на седьмом выходах соответственно первой группы выходов формирователя сигналы 93-96 на нулевом (метка

МО), на первом (метка М1), на втором

5 (метка М2), на третьем (метка M3) выходах соответственно второй группы выходов формирователя 7. .Устройство работает следую цим образом °

В исходном состоянии генератор 30 тактовых импульсов находится в состоянии останова.

Перед началом проверки на соответ-,. ствующих управляющих выходах блока

12 ввода формируются управляющие сигналы, устанавливающие в нулевое состояние регистр 51 команд блока 11 управления и регистр 33 формирователя

7 синхросерий, в единичное состояние триггеры 14 коммутации блока 1 регистров. Тем самым, на управляющих выходах блока 11 управления устанавливаются нулевые значения, выходы элемен- 25 тов И 19 и 20 переводятся в высокоимпендансное состояние, а на выходе

33.1 регистра 33 установлено значение "0". Далее с помощью блока 12 ввода выполняется загрузка блока 6 сверхоперативной памяти, блока 32 памяти формирователя 7 синхросерий, сдвигового регистра 39 генератора

8 псевдослучайных тестов, памяти

44 модифицированной матрицы переходных вероятностей и памяти 46 кодов

35 формирователя 9 псевдослучайной последовательности, блока 10 памяти тестов, памяти 50 команд блока 11 управления.

При загрузке блока 6 сверхопера тивной памяти и блока 10 памяти тестов, адреса ячеек памяти и управляющие сигнал записи формируются на соответствующих управляющих выходах блока 12 ввода, а данные — на соответствующих информационных выходах блока 12 ввода.

При загрузке блока 32 памяти формирователя 7 синхросерий адреса ячеек памяти задаются счетчиком 31, 50 данные, записываемые в память, формируются на соответствующих информационных выходах блока 12 ввода, а сигналы управления счетчиком 31 и записью в блоке 32 памяти формируются на соответствующих управляющих выходах блока 12 ввода. При этом в блок 32 памяти загружается следующая информа. ция. Пусть запани временные диаграммымы синхросерий, которые подаются на выводы i, i...,,ip объекта 3 контроля и временные диаграммы меток времени. Интервалы времени измеряют в относительнык единицах, равных периоду импульсов генератора 30 тактовых импульсов. Через Т обозначим период синхроимпульсов и меток времени.

В k-e слово, k = 0,1,..., Т вЂ” 1, блока 32 памяти записывается следующая информация: ь нулевом разряде записывается ноль, если k а Т вЂ” 1, и единица, если k = Т - 1; в каждом из разрядов i,, i<,...,i записывается значение соответствующего синхросигнала íà k-м такте; в разряде N+j+1, = О,..., M-1, записывается единица, если на k-м такте должна выдаваться метка с номером J и ноль в противном сл чае.

Значение остальных разрядов 1 -I o слова произвольное.

Пример. Пусть проверяемый объект 2 имее" N = 8 выводов, причем на выводы 5 и 7 подаются синхроимпульсы серий Ф1 и Ф2.

Подача входных воздействий выполняется до перехода сигнала Ф1 из "0" в 1", а прием отклика — после перехода сигнала Ф2 из "1" в "G".

Пусть команды, не связанные с обменом, выполняются с частотой поступления тактовых импульсов. Для этого воспользуемся меткой с номером "0 .

Для организации обмена воспользуемся меткой с номером "1" — моменты подачи входных воздействий, меткой с номером "2" — моменты коммутации двунаправленных выводов, и меткой с номером "3 — моменты приема откликов.

Временные диаграммы синхросерий и меток для рассмотренного примера приведены на фиг. 8, где Т 12.

Содержимое блока 32 памяти для рассматриваемого примера приведено в таблице на фиг. 9, где символом Х обозначено безразличное состояние.

При загрузке генератора 8 псевдослучайных тестов данные для записи в сдвиговом регистре 39 формируются на соответствующих информационных выходах, а сигналы приема в регистр

39 — на соответствующих управляющих выходах блока 12 ввода.

При загрузке памяти 44 модифицированной матрицы переходнык вероят15

1531099

1е ностей адреса ячеек памяти задаются счетчиками 42 столбцов и 43 строк, данные, записываемые в память, формируются на соответствующих информацн5 онных выходах, а сигналы управления счетчиком 42 столбцов, счетчиком 43 строк и записью в память 44 — на соответствующих управляющих выходах

1 блока 12 ввода. При этом в память 44 загружается модифицированная матрица переходных вероятностей А, получаемая следующим образом.

Пусть задана простая однородная епь Маркова $1э;1 i О,п-1 атрицей переходных вероятностей P =

ПР;„ //, где Р„„- вероятность перехода эа один такт из состояния s, н состояние ня; i, k О, n T; P,i =

2, ; 1, — целое . Модифицированная матрица переходных вероятностей А имеет вид А (la; (, i O n-1, 10,2 " -1. Строка А, соответствующая

1 состоянию s представляет собой числовую последовательнс сть, состоящую 25 из и серий, причем k-я серия состоит из номеров k, повторенных ; раз.

1 5 1

Например» при Р„ (4, -8 -8-), 30 ш" 3; А;= (О, О, 1, 1, 1, 1, 1, 2).

При загрузке памяти 46 кодов адреса ячеек памяти задаются счетчиком

45 адресов, данные, записываемые в память, формируются на соответствующих информационных выходах, а сигналы

35 управления счетчиком 45 адресов и .saлисью в память 46 кодов - на соответствующих управляющих выходах блока 12 ввода.

При загрузке памяти 50 команд блока 11 управления адреса ячеек памяти задаются счетчиком 49 команд, данные для записи в памяти 50 формируются H R соответствующих информационных 45 выходах, а сигналы управления счетчиком 49 команд и записью в памяти 50на соответствующих управляющих выходах блока 12 ввода.

После завершения процесса загруз" ки блок 12 ввода с помощью соответствующих сигналов на управляющих выхо-, дах устанавливает в нулевое состояние счетчик 31, счетчик 43 строк и счетчик 49 команд, Далее начинается сам процесс высокочастотной проверки.

Без ограничения общности примем для определенности, что прием информации в триггеры коммутации 14, синхрониэации 15 и данных 16 блока 1 регистров осуществляется по заднему фронту управляющего сигнала на соответству- ющем синхровходе; прием информации в триггер 22 данных блока 4 сравнения, в триггер.64 условий блока 11 управления — по переднему фронту управляющего сигнала на синхровходе; прием информации s регистре 33 формирователя 7 синхросерий, в регистр 51 команд блока 11 управления, в счетчи ки столбцов 42, строк 43 и адреса 45 формирователя 9 псевдослучайной последовательности, в счетчик 49 команд, а также увеличение их содержимого и пуск генераторов 8 и 41 выполняются по переднему фронту соответствующего управляющего сигнала; очередное псевдослучайное число на выходах генераторов 8 и 41 появляется за время, не превышающее длительности тактового сигнала.

Подразумевается также, что блок 6 сверхоперативной памяти, блок 9 памяти тестов, блок 32 памяти формирователя 7 синхросерий и памяти 44 модифицированной матрицы переходных вероятностей, памяти 46 кодов, памяти 50 команд имеют одинаковое время выбор-. ки, не превосходящей длительности тактового импульса.

Сигнал пуска, сфо1мированный на соответствующем управляющем выходе блока 12 ввода запускает формирователь 7 синхросерий. При этом генератор 30 тактовых импульсов начинает вырабатывать непрерывную последовательность импульсов. По первому такто« вому импульсу в регистр 51 команд с выхода памяти 50 команд заносится первая команда программ контроля, которая хранится по нулевому адресу.

При синхронной организации обмена с проверяемым объектом работа устройства в каждом такте 6 высокочастот ной проверки сводится к следукщей последовательности шагов, задаваемых командами программы, хранимой в памяти

50 команд блока 11 управления. Для определенности далее считается, что последовательность синхронизации . объекта состоит из двух серий Ф1 и

Ф2, причем подача входных воздействий осуществляется в моменты времени, задаваемые меткой М1, входы объекта контроля и эталона должны оставаться беэ изменений до момента времени, эа17

1531099 даваемого меткой И2, а снятие откликов объектов должно выполняться в моменты времени, задаваемые меткой М3.

Рассмотрим сперва работу устройст5 ва при реализации алгоритма контроля, при котором входные воздействия подаются на эталонный и проверяемый объекты 2 и 3 без подробного анализа откликов проверяемого объекта и выпол10 няется лишь сравнение откликов объектов 2и3, Шаг 1. Выполняются логическое подключение второй группы выходов (выходов периодических воздействий) форми-15 рователя 7 синхросерий к соответ ствующим входам эталонного 2 и проверяемого 3 объектов (синхровходов) и запуск формирователя 9 псевдослучайной последовательности для получения соответствующих входных воздействий первого такта высокочастотной проверки ° При этом происходит чтение данных

1 из блока б сверхоперативной памяти, которые настраивают блок 5 мультиплексоров на передачу информации из блока 10 памяти тестов в блок 1 регистров; чтение слова из блока 10 памяти тестов и его запись в триггеры 15 синхронизации блока 1 регист — 3 ров, а также запуск формирователя 9 псевдослучайной последовательности.

Рассматриваемая команда содержит в поле 72 номера метки времени значение

"0" т.е, сигналы приема в триггеры ! ° °

15 и запуска формирователя 9 выдаются при поступлении метки времени с номером "0 !, т.е. фактически по очередному тактовому импульсу. Шаг 1 выполняется только один раз в начале программы высокочастотной проверки.

Шаг 2. Выполняется подача входных воздействий на эталонный 2 и проверяемый 3 объекты. При этом происходит: чтение данных из блока 6 сверхопер.ативной памяти, которые настраивают каждый разряд блока 5 мультиплексоров на требуемый источник данных; запуск генератора 8 псевдослучайных тестов чтение блока 10 памяти тесI

50 тов; прием данных (входных воздействий), поступающих от генератора 8 псевдослучайных тестов, от формирователя 9 псевдослучайной последовательности, от блока 10 памяти тестов в триггеры 16 данных; прием данных с второй группы выходов блока 5 (информация для включения каналов блока 1 регистров, связанных с двунаправленными выводами объектов, на выдачу состояния триггеров 16 данных на объекты) в триггеры 14 коммутации, Рассматриваемая команда содержит в поле 72 номера метки времени значение "1", т.е. сигналы микроопераций (прием в триггеры данных 16 и коммутации 14, запуск генератора 8) выдаются при поступлении метки М1.

Шаг 3 ° Выполняются переключение соответствующих выводов эталонного 2 и проверяемого 3 объектов на выдачу информации, а также подготовка маски сравнения. При этом происходит чтение блока 6 сверхоперативной памяти, чтение блока 10 памяти тестов; прием данных с второй группы выходов блока

5 мультиплексоров для включения каналов блока 1 регистров на прием реакций объектов в триггеры 14 коммутации; прием маски сравнения от блока 10 памяти тестов (по выходам, которые участвуют в сравнении, принимается "1", а по остальным разрядам "0 !) в триггеры 16 данных. Б поле 72 номера метки времени рассматриваемой команды записывается значение "2", т.е. сигналы микроопераций (прием в триггеры 14 и 16) выдаются при поступлении метки М2.

Маг 4. Выполняются опрос выходов эталонного 2 и проверяемого 3 объектов, сравнение незамаскированных выходов объектов 2 и 3, а также запуск формирователя 9 псевдослучайной последовательности для получения соответствующих входных воздействий для следующего такта с (с = 2,3,...) проверки (шаг 2) ° При этом коммутаторы

23 и 24 блока 4 сравнения с помощью управляющих сигналов с выхода 51.3 регистра 51 команд переключаются на выбор операндов для сравнения: !проверяемп объект" и "эталонный объект".

К моменту прихода метки М3 на выходах объектов 2 и 3 уже установились соответствующие отклики, а на выходе блока 4 сравнения — результат сравнения °

С приходом метки М3 выполняется запуск формирователя 9 и переход. при равенстве откликов (триггер Ь4 условий установлен в 0 ) — к команде шага 2; при неравенстве (триггер 64 условий установлен в " 1") — к команде шага 5 °

В поле 72 номера метки времени команды шага 4 записывается значение (! !1

153109

Шаг 5, Выполняется команда останова, t.å. команда, содержащая в разряде "Стоп" генератора 30 тактовых импульсов поля 70 микроопераций эначе5 ние "1". Одновременно по управляющему сигналу разряда "Прием" в блок 13 вывода поля 70 команды, в блок 13 вывода фиксируется результат сравнения от блока 4 сравнения и содержимое .счетчика 49 команд блока 11 управления. Рассматриваемая команда содержит в поле 72 номера метки времени значение "0", т. е. рассматриваемые управляющие сигналы с поля 70 выдаются 15 при поступлении метки МО, т.е. по очередному тактовому импульсу.

Рассмотрим теперь работу устройства при реализации более сложного алгоритма контроля, -а именно выбор источников входных воздействий выполняется в зависимости от отклика проверяемого объекта. Примем для определенности, что, если отклик проверяемого объекта совпадает с кодом M входное 25 воздействие на проверяемый объект подается с выхода формирователя 9 псевдослучайной последовательности, а в противном случае — с выхода генератора 8 псевдослучайных тестов. 30

Шаг 1. Выполняются логическое подключение второй группы выходов формирователя 7 синхросерий к соответствующим входам эталонного 2 и проверяемого 3 объектов и запуск формировате- 35 ля 9 псевдослучайной последовательности для получения соответствующих ,входных воздействий первого такта высокочастотной проверки. При этом происходит чтение данных из блока 6, . 4p сверхоперативной памяти, которые настраивают блок 5 мультиплексоров на передачу информации из блока 10 памяти тестов в блок 1 регистров;чтение слова из блока 10 памяти тестов и его эа-. 45 пись в триггеры 15 синхронизации б