Устройство для сопряжения между эвм, оперативной памятью и внешним запоминающим устройством

Устройство для сопряжения между эвм, оперативной памятью и внешним запоминающим устройством

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных систем. Цель изобретения - повышение быстродействия и сокращение объема оборудования устройства. Устройство содержит двунаправленный коммутатор 1, счетчик 2 информации, регистр 3 состояния, первый 4, второй 5 счетчики адреса, блок 6 управления, буферный регистр 7, мультиплексоры адреса 8 и информации 9. Устройство обеспечивает режим доступа процессора к оперативной памяти и прямого доступа внешнего запоминающего устройства к оперативной памяти. 1 з.п.ф-лы, 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧНжИХ

1ЕСПжЛин (191 И) (5и 4 С 06 F 13/00

ОЛИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ пО ИЭОБРетениям и ОтнРытиям

ПРИ ГННТ СССР (21) 4425770/24-24 (22) 28.03.88 (46) 23.12.89. Бюл. 9 47 (72) О.А. Терзян, А. Г. Туманова и Л.М. Чахоян (53) 681.3(088.8) (56) Авторское свидетельство СССР

Н 1180908, кл. С 06 F 13, 00, 1986.

Авторское свидетельство СССР

У 1151976, кл. G 06 F 13/00, 1985.

2 (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МЕЖДУ

ЭВМ, ОПЕРАТИВНОЙ ПАМЯТЬЮ И ВНЕШНИМ

ЗАПОМИНАЮЩИМ УСТРОЙСТВОМ (57) Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных систем. Цель изобретения— повышение быстродействия и сокрацение объема оборудования устройства. Устройство содержит двунаправленный ком1531103 мутатор 1, счетчик 2 информации, регис rp 3 состояния, первый 4, второй 5 счетчики адреса, блок 6 управления, буферный регистр 7, мультиплексоры адреса 8 и информации 9. Устройогво

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных систем.

Целью изобретения является повыше- 15 ние быстродействия.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 †. схема блока управления.

На фиг. 1 изображены двунаправлен- 20 ный коммутатор 1, счетчик 2 информации, регистр 3 состояния, первый 4, второй 5 счетчики адреса, блок 6 улравления, буферный регистр 7, мультиплексоры адреса 8 и информации 9, 25 внешнее запоминающее устройство 10, оперативная память 11, первый 12, второй 13 выходы блока 6 управления, первый вход 14, информационный входвыход 15 и третий выход 16 блока 6 30 управления, одиннадцатый выход 17 блока 6 управления, второй вход 18 четвертый 19, пятый 20 выходы блока управления, информационные выходы

21 и 22 первого 4 и второго 5 счетчиков адреса, восьмой 23, шестой 24, десятый 25, девятый 26 и седьмой 27 выходы блока 6 управления, первый 28 и второй 29 информационные входы мультиплексора 8 адреса, первьй ин- 40 формационный вход 30, информационный выход 31, второй информационный вход

32 буферного регистра 7, выход 33 мультиплексора адреса.

1 45

На фиг. 2 представлены блок 34 элементов И-НЕ, блок 35 приемников, регистр 36 признаков, первый дешифратор 37, дешифратор 38 команд, блок

39 элементов ИЛИ, регистр 40, одновибратор 41, счетчик 42, блок 43 передатчиков, второй дешифратор 44, блок 45 триггеров, блок 46 селекторов.

Устройство имеет два основных ре55 кима работы: режим обращения процессора к оперативной памяти (ОП) и режим прямого доступа внешнего запоминающего устройства (ВЗУ) к ОП. обеспе (ивает режим доступа процессора к оперативной памяти и прямого доступа внешнего запоминающего устройства, ! к оперативной памяти. 1 з.п. ф-лы, 2 ил.

В режиме обращения процессора к

ОП блок 34 элементов И-НЕ при поступлении на входы 15< кода адреса ОП формирует сигнал признака ОП, который поступает на регистр 36 признаков, где при поступлении через блок 35 приемников соответствующих магистральных сигналов формируется или признак чтения или признак записи ОП. Эти сигналы через блок 39 элементов Р"1И запускают одновибратор 4 1, выход которо-го поступает на счетный вход счетчика

42, выходы которого поступают на кодовые входы дешифратора 44, выдающего серию тактирующих сигналов. Блок триггеров 45 при наличии признака чтения ОП формирует под управлением соответствующих тактирующих выходов сигнал выборки ОП, при наличии же приз-.. нака записи ОП. блок 45 триггеров формирует.также сигнал записи ОП.

Адрес ОП с магистрали принимается на запоминающий мультиплексор 8 адреса (вход 29) под управлением сигналов, поступающих от блока 46 селекторов.

Ийформация при чтении ОП поступает на магистраль через двунаправленный коммутатор 1, направление передачи которого определяется выходом 12 регистра 36 признаков. При записи ОП информация на информационные входы

ОП поступает через мультиплексор 9 информации, управляемый сигналами, формируемыми блоком 46 селекторов.

В режиме прямого доступа. устройство организует обмен информацией между ОП и ВЗУ. Для этого в счетчики

4 и 5 адреса вводятся начальные адреса ОП и ВЗУ соответственцо, в счетчик 2 информации — длинЛ пересылаемого массива. В регистр 3 состояния после занесения информации в счетчики 2,4 и 5 заносится код команды, дешифрируемый дешифратором 38 ко,манд, и команда пуска.

Блок 34 элементов И-НЕ при поступлении одного из адресрв счетчиков 2, 4 и 5 или регистра 3 состояния форми- рует сигнал, разрешающий работу де5 153 ,шифратора 37 адреса, обеспечивающего адресное обращение к счетчикам 2, 4 и 5, или регистра 3 состояния. Выходы дешифратора 37 поступают на блок

39 элементов ИЛИ, где в случае нали1

1 103

55 чия признака записи, поступающего от магистрали через блок 35 приемников, формируется стробирующий сигнал, по которому заносится информация, поступающая от магистрали. После записи в регистр 3 состояния кода команды и команды, пуска регистр: 40 формирует запрос магистрали, поступающий через блок 43 передатчиков на в:..одывыходы 15.

Сигнал разрешения захвата с входов-выходов 15 через блок 36 приемников передается в регистр 40, где формируется сигнал подтверждения запроса, который является одновременно сигналом начала обмена. Таким образом, магистраль занята на время обмена информацией, хотя он осуществляется по прямым связям, минуя магистраль. По сигналу подтверждения запроса запускается одновибратор 41.

Если s регистре 3 состояния записан код команды записи ВЗУ, блок 45 триггеров под управлением соответствующих тактирующих выходов дешнфратора 44 формирует сигналы выборки ОП и выборки и записи ВЗУ. Адрес ОП поступает с выхода 21 счетчика 4 через мультиплексор 8 под управленивм сигналов, поступающих с выходов блока

46 селекторов. Считанная. пэ ОП информация заносится в буферный регистр

7 под управлением сигналов, поступающих с выходов блока 46 селекторов.

С выхода 31 буферного регистра 7 информация поступает на информационные входи ВЗУ и при поступлении сигналов выборки и записи записывается по ад— ресу, установленному на счетчике 5 адреса (выход 22). После занесения в буферный регистр 7 информации, считанной из ОП, счетчик 4 адреса модифицируется сигналом, поступающим от блока 46 селекторов, и повторяется считывание иэ ОП по следующему апресу с последующей записью в буферный регистр 7, затем сигналом, поступающим от блока 46 селекторов, с выхода модифицируется содержимое счетчика

5 адреса и в ВЗУ записывается второе слово, считанное из ОП. Циклы чтение

ОП вЂ” запись ВЗУ повторяются до тех пор, пока содержимое счетчика 2 ин10

30 формации, производящего счет на уменьшение, не будет равно нулю. Сигнал окончания обмена с выхода счетчика 2 информации поступает íà вход

14 регистра 40, сбрасывает сигнал подтверждения запроса и, если разряд разрешения прерывания регистра 3 состояния установлен в единичный логический уровень, формирует сигнал запроса прерывания.

С установкой сигнала подтверждения запроса (выход 17 регистра 40) в нулевой логический уровень одновибратора 41 останавливается, разряд готовности регистра 3 состояния устанавливается в единичный уровень, а разряд команды пуска — в нулевой логический уровень.

Если в регистре 3 состояния код команды чтения ВЗУ, блок 45 триггеров под управлением соответствующих тактируюцих выходов дешифратора 44 формирует сигналы выборки и записи ОП н выборки ВЗУ. В остальном алгоритм команды чтения ВЗУ совпадает с алгоритмом команды записи.

Ф о р и у л а и з о б р е т е н и я

1. Устройство для сопряжения между

ЭВИ, оперативной памятью и внешним эапоминаюцим устройством, содержащее двунаправленный коммутатор, буферный регистр, регистр состояния, первый, второй счетчики адреса, счетчик инфор-, мации и блок управления, причем с первого по шестой выходы блока управления соединены соответственно с входом управления направлением передачи двунаправленного коммутатора,с входом записи счетчика информации, с информационным входом регистра состояния, с суммирующими входами первого, второго счетчиков адреса и с синхровходом буферного регистра, первый, второй входы блока управления соединены соответственно с разрядным выходом счетчика информации и с выходом регистра состояния, первый информационный вход-выход двунаправленного коммутатора, информационные входы-выходы первого, второго счетчиков адреса, счетчика информации и регистра состояния являются входом-выходом устройства для подключения информационного входа-выхода ЭВМ, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия, в него введены мультип1531103

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок управления содержит блок приемников, блок передатчиков, первый, второй.дешифраторы, блок элементов И-НЕ, регистр признаков, дешифратор команд, блок элементов ИЛИ, регистр, одновиб- ° ратор, счетчик., блок триггеров и блок селекторов, причем информационный

55 лексор информации и мультиплексор адреса, причем первый, второй информационные и управляющий входы мультиплексора адреса соединены соответ5 ственно с входом устройства для подключения информационного входа-выхода

ЭВМ с разрядным выходом первого счетчика адреса и с седьмым выходом блока управления, выход мультиплексора

10 адреса является выходом устроиства для подключения адресного входа оператинной памяти, информационный выход второго счетчика адреса является выходом устройства для подключения

l5 адресного входа внешнего устройства, восьмой, девятый выходы блока управ» ления являются выходами устройства для подключения к управляющим входам соответственно внешнего запоминающего устройства и оперативной памяти, 20 информационный вход двунаправленного коммутатора и первый инФормационный вход буферного регистра являются входом устройства для подключения информационного выхода оперативной памяти, выход буферного регистра соединен с первым информационным входом мультиплексора информации и с выходом устройства для подключения информацион30 ного входа внешнего запоминающего устройства, второй информационный вход буферного регистра является входом устройства для подключения информационного выхода внешнего запоминанщего устройства, информационный вы- 35 ход двунаправленного коммутатора сое= динен с вторым информационным входом мультиплексора информации, управляющий вход которого соединен с десятым выходом блока управления, одиннадца- 40 тый выход которого соединен с синхровходом регистра состояния, выход мультиплексора информации соединен с выходом устройства для подключения информационного входа оперативной памя- 45 ти, командный вход-выход блока управ-: ления является входом-выходом устройства для подключения информационного входа-выхода ЭВМ.

50 вход-выход блока соединен с вх;l i ом блока элементов И-НЕ, с первым информационным входом первого дешифратора, с выходом блока передатчиков и с входом блока приемников, первый, второй выходы которого соединены с первыми информационными входами регистра признаков и регистра соответственно, первый, второй выходы блока элементов .

И-НЕ соединены соответственно с вторым информационным входом регистра признаков и с вторым информационным входом первого дешифратора,. с первого по четвертый выходы которого соединены соответственно с первого по четвертый входами блока элементов ИЛИ, второй информационный вход регистра является первым входом логического условия блока, информационный вх, q дешифратора команд янляется вторым входом логического условия блока, первый выход регистра признаков является первым выходом блока, с первого по шестой выходы блока селекторов являются с второго по седьмой выходами блока, первый, второй выходы блока триггеров являются восьмым, девятым выходами блока, седьмой выход блока селекторов является десятым выходом блока, с первого по четвертый выходы блока элементов ИЛИ являются с второго по пятый выходами блока, первый выход регистра соединен с пятым входом блока элементов ИЛИ, с первым входом блока передатчиков и является одиннадцатым выходом блока, пятый выход блока элементов ИЛИ через последовательно соединенные одновибратор и счетчик соединен с информационным входом второго дешифратора, с первого по шестой выходы которого соединены соответственно с первым, вторым, третьим входами блока триггеров, с первым, вторым информационными входами блока селекторов и с третьим информационным входом регистра, четвертый информационный вход которого соединен с шестым выходом блока элементов ИЛИ, пестой вход которого соединен с первым выходом дешифратора команд, с первым управляющим входом блока селекторов и с четвертым входом блока триггеров, второй выход дешиф= ратора команд соединен с седьмым вхо" дом блока элементов ИЛИ, с вторым управляющим входом блока селекторов и с пятым входом блока триггеров, второй выход регистра соединен с вторым

l0 выход регистра признаков соедис девятым входом блока элементов и с седьмым входом блока триггеРедактор И. Цулла

Заказ 8028/50 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патен ", г.у кгород, ул. Гагарина, 101

9 1531103 входом блока передатчиков, второй вы в тнй ход регистра признаков соединен с нен восьмым входом блока элементов ИЛИ и ИЛИ с шестым входом блока триггеров, тре- ров.

Составитель С. Бурухин

Техред М. Ходанич Корректор А. Обручар

13р

19

19 г3 г /

25z

Рф

Р р