Устройство для приема асинхронного биполярного последовательного кода

Устройство для приема асинхронного биполярного последовательного кода

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и автоматике и может быть использовано в вычислительных, информационно-измерительных комплексах и системах сбора данных для приема информации от датчиков биполярного последовательного кода, работающих в режиме асинхронной выдачи. Целью изобретения является упрощение устройства. Устройство содержит преобразователь 1 уровня последовательного кода, узел 2 синхронизации и контроля четности числа импульсов, счетчик 3 адреса порта ввода и первого порта вывода, счетчик 4 адреса второго порта вывода 4, блок 5 буферной памяти, схему сравнения 7, причем выход преобразователя уровня последовательного кода соединен с последним разрядом порта ввода, остальные разряды которого подключены со смещением на один разряд к выходам первого порта вывода. Такое включение обеспечивает работу буферного запоминающего устройства в режиме приемного сдвигового регистра. Устройство работает в условиях широкого диапазона загрузки по входу, когда время реакции системы на запрос превышает время передачи одного слова входного последовательного кода. Устройство обеспечивает безадресное чтение в режиме стека. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (И) (51) 4 G 06 F 12/00

OllHCAHHE ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4328164/24-24 (22) 17. 11. 87 (46) 30. 12 .89. Бю.. v 48 (72) А.Г.Коганов, Е."-..Глушкин и Г.С.Рубин (53) 681.327.6(0Е8.8) (56) Патент США и 3753225, кл. С 06 F 11/10, опублик, 1978 °

Устройство цифрового обмена (УЦО).

РЭ изделия РСБН /НИИЭИР, )-" ГРЯ85081, 1980. (54) УСТРОЙСТВО ДЛЯ ПРИЕИА АСИНХРОННОГО БИПОЛЯРНОГО ПОСЛЕДОВАТЕЛЬНОГО

КОДА (57) Изобретение относится к вычислительной технике и автоматике и может быть использовано в вычислительных, инФормационно-измерительных комплексах и системах сбора данных для прие-. ма информации от датчиков биполярного последовательного кода работающих в режиме асинхронной выдачи. Иелью изобретения является упрощение уст2 ройства. Устройство содержит преобразователь 1 уровня последовательного кода, узел 2 синхронизации и контроля четности числа импульсов, счетчик 3 адреса порта ввода и первого порта вывода, счетчик 4 адреса второго порта вывода, блок 5 буферной памяти, схему сравнения 7, причем выход преобразователя уровня последовательного кода соединен с последним разрядом порта ввода, остальные разряды которого подключены со смещением на один разряд к выходам первого порта вывода. Такое включение обеспечивает работу буферного запоминающего устройства в режиме приемного сдвигового регистра. Устройство работает в условиях широкого диапазона загрузки по входу, когда время реакции системы на запрос превышает время передачи С одного слова входного последовательного кода. Устройство обеспечивает безадресное чтение в режиме стека. фа

1 ил. Сп

153293"

Изобретение относится к вычислительной технике и может быть использовано в вычислительных, информационно-измерительных комплексах и систе5 мах сбора данных для приема информации от датчиков биполярного последовательного кода, работающих в режиме асинхронной выдачи.

Цель изобретения - упрощение уст ройства, На чертеже представлена структур,ная схема предлагаемого устройства.

Устройство содержит преобразова тель 1 уровня последовательного кода ,(ПУ), узел 2 синхронизации и контро ля четности числа принятых импульсов

i(УСК), счетчик 3 адреса порта ввода и первого порта вывода (СЧ1); счетчик адреса второго порта вывода (СЧ2), 20

4, блок 5 буферной памяти, содержа щий два раздельно адресуемых порта вывода, второй из которых подключен

; к параллельной шине 6 вычислительной системы, и порт ввода, адресуемый совместно с первым портом вывода, и

; схему 7 сравнения (СХР).

Устройство работает следующим образом.

Выходы первого порта вывода блока

5 буферной памяти, адресуемого сов. местно с портом ввода, подключены к входам порта ввода со смещением, так что К-й вход соединен с (К+1)-м выходом. Такое включение обеспечивает работу блока 5 буферной памяти в режиме приемного сдвигового магистра, при этом последовательный код (ПК) с выхода преобразователя 1 поступает на вход старшего разряда порта ввода блока 5 памяти, а выделенные из последовательного кода синхроимпульсы (CN) с выхода УСК 2 поступают на вход разрешенйя записи (ЗП) блока памяти

5, обеспечивая побитный ввод приник маемого кода.

Для обеспечения работы 3У 5 в режиме приемного сдвигового регистра необходимо, чтобы при записи в блок памяти Фиксировались состояния его

50 входов или выходов, как, например, в микроохеме 564ИР11.

После контроля принимаемого кода по четности и числу разрядов УСК 2 на выходе Формируется управляющий признак "Готовность слова", который поступает на счетный вход СЧ1 3 и увеличивает его содержимое на единицу.

Этим подготавливается запись следующего слова flV. в блок 5 памяти по новому адресу, В случае обнаружения сбоя при приеме ПК по четности или числу принятых разрядов кода состояние СЧ1 3 не меняется, поэтому запись следующего слова производится по прежнему адресу.

Когда устройство осуществляет прием слов последовательного кода с разрядностью в 2 раза большей разрядности вычислительной системы (напри ер, no ГОСТ 18977-79 ww AP1 С-427 и 16-разрядной вычислительной системе), УСК 2 на выходе Формирует управляющий признак иГотовность слова" после приема первых 16 разрядов и в конце слова. В результате все принятое слово последовательного кода размещается в двух соседних ячейках блока 5 буферной памяти.

Таким образом, принятые без сбоев слова ПК записываются в блок памяти в виде последовательно расположенных слов, причем адреса слов определяются состоянием СЧ1 3, Вывод информации иэ блока 5 буферной памяти производится через второй порт вывода, который по сигналу "Разрешение" подключается к параллельной шине 6 вычислительной системы. Адрес выдаваемого слова определяется счетчиком СЧ2 4, выходы которого подключены к входам адреса второго порта вывода блока 5 памяти, Приращение содержимого СЧ2 производится по заднему Фронту сигнала "Разрешение", чем обеспечивается последовательное считывание информации из блока 5 памяти.

Выходы СЧ1 3 и СЧ2 4 подключены к СХР 7, выход которой служит запросом на ввод для вычислительной системы.

Поскольку прием слова ПК увеличивает содержимое СЧ1 3, а считывание увеличивает содержимое СЧ2 4, запрос на ввод, формируемый схемой сравнения, снимается в случае равенства содержимого СЧ1 и СЧ2, т.е когда все принятые слова ПК введены в вычислительную систему из блока буферной памяти, Формула изобретения

Устройства для приема асинхронного биполярного последовательного кода, содержащее преобразователь уровня последовательного кода, вход которого

Составитель M.Ëàïóøêèí

Техред N.ÕDäàíè÷ Корректор И.Кучерявая

- - р

Редактор Л.Пчолинская

Заказ 8101/54 Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101

5 15 является информационным входом устройства, узел синхронизации и контро" ля четности числа импульсов, блок буферной памяти, о т л и ч а ю щ е ес я тем, что, с целью упрощения устройства, в него введены первый и второй счетчики, схема сравнения,,каждый разряд группы информационных входов блока буферной памяти, кроме последнего, соединен с соответствующим разрядом, начиная со второго, первой группы информационных выходов блока буферной памяти, последний разряд группы информационных входов блока буферной памяти соединен с выходом преобразователя уровня последовательного кода, вход разрешения записи блока буферной памяти соединен с первым выходом узла синхронизации и кон32934 6 троля четности числа импульсов, второй выход которого подключен к счетному входу первого счетчика, выходы которого подключены к адресным входам первой группы блока буферной памяти и к первой группе входов схемы сравнения, счетный вход второго счетчика соединен с входом чтения блока буферной памяти и является входом разрешения чтения устройства, выходы второго счетчика подключены к адресным входам второй группы блока буферной памяти и к второй группе входов cxeMbl сравнения, выход которой является выходом готовности устройства, выходы второй группы информационных выходов блока буферной памяти являются информационными выходами устройства.