Устройство для обработки данных

Устройство для обработки данных

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для обработки информации, в частности, типа преобразования Фурье. Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что устройство содержит первый блок 1 обработки, первый и второй блоки 2 и 3 памяти, блок 4 прямого доступа, второй блок 5 обработки, первый и второй блоки коммутации 10 и 11, блок 12 буферной памяти, блок 13 управления и группу из D элементов И, где D - разрядность обрабатываемых данных. 7 з.п. ф-лы, 17 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 С 06 F 15/16

ОПИСАНИЕ- ИЗОБРЕТЕНИЯ

И АBTGPCHGMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4353423/24-24 (22) 30,12.87 (46) 15.01.90. Бюл. У 2 (71) Институт электронных управляющих машин (72) И.А.Копыто, М,Б.Фельдман, Г.А.Крылов и Б.Я.Фельдман (53) 681. 325 (088. 8) (56) Фельдман Б.Я., Крылов Г.А., Копыто И.А. и др. Спецпроцессор для выполнения быстрого преобразования

Фурье и обработки сигналов. — Приборы и системы управления. 1986, N 5.

Авторское свидетельство СССР

У 1003063, кл. G 06 F 15/00, 1983.(54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ

Изобретение относится к вычислительной технике и может быть использовано для обработки информации, в частности, типа преобразования Фурье.

Цель изобретения — повышение быстродействия.

На фиг.1 представлена структурная схема устройства; на фиг,2 — схема блока обработки; на фиг.3 — схема узла обработки адреса; на фиг.4 - схема узла обработки данных блока обработки; на фиг.5 — схема узла обработки данных блока обработки," на фиг.б— схема узла буферной памяти блока обработки; на фиг..7 — схема узла управления блока обработки; на фиг.8 — схесхема узла управления блока обработки; на фиг.9 — схема элемента управления .узла управления; на фиг.l0 — схема элемента коммутации узла управления; на фиг.11 — схема элемента управле„„SU „„1536396

2 (57) Изобретение относится к вычислительной технике и может быть использовано для обработки информации, в частности, типа преобразования

Фурье. Цель изобретения — повышение быстродействия. Поставленная цель достигается тем, что устройство содержит первый блок 1 обработки, первый и второй блоки 2 и 3 памяти, блок 4 прямого доступа, второй блох 5 обработки., первый и второй блохи коммутации 10 и 11, блок 12 буферной памяти, блок 13 управления и группу из а элементов И, где а — разрядность обрабатываемых данных. 7 з.п,ф-лы, 17 ил. ния узла управления; на фиг. 12 - схема элемента управления узла управления; на фиг.13 — временная диаграмма работы узла управления, на фиг.14— временная диаграмма работы элемента управления, на фиг.15 — временная диаграмма работы элемента управления; на фиг,16 — блок-схема выполнения типовой операции "Запись"; на фиг.17— схема блока буферной памяти.

Устройство обработки данных содер-, жит первый блок 1 обработки, первый

2 и второй 3 блоки памяти, блоки прямого доступа, второй блок 5 обработки с четырьмя группами входов-выхо" дов 6-9, первый 10 и второй 11 блоки коммутации, блок 12 буферной памяти, блок 13 управления, группу из а элементов И !4 (где а — разрядность paíных), системную магистраль 15, состоящую из магистрали 1б адреса, магист)536396 рали 17 данных и магистрали 18 управления, вход 19 режима блока управления, выход 20 блока управления, информационные входы-выходы 21 и 22

5 устройства, выход 23 блока буферной памяти, выходы 24 и 25 блока прямого доступа, информационный вход-выход

26 устройства, адресные входы 27, информационные входы-выходы 28 первого блока памяти, управляющий вход 29 ,первого и второго блоков памяти, ад ресные входы 30 и информационные вхо ды-выходы 31 второго блока памяти.

Блок 5 обработки содержит управ ляющий вход 32 узла обработки адреса, первый узел 33 управления, узел 34 . ,обработки адреса, первый 35 и второй

36 узлы обработки данных, адресный селектор 37, второй узел 38 управле ния, узел 39 буферной памяти, группу

l40 управляющих, входов узла 34-36, ин-! ,формационные входы-выходы 41 узлов 34 и 35, выходы 42 адресного селектора, выходы 43 и входы- выходы 44 узла 25

,38, а также управляющий вход 45 узла буферной памяти.

Узел, 34 обработки адреса содержит арифметико-логический элемент (АЛУ) 46, регистр 47, мультиплексор 48, шинный формирователь 49, вхдды 50 управления мультиплексором 48, входы 51 управления шинным формирователем 49, входы 52 кода операции АЛУ 46, вход 53

53 синхронизации регистра 47, выход

54 шинного формирователя 49, в«>«ход

55 мультиплексора 48, выход 56 реги,стра 47 и группу управляющих входов

57 узла обработки адреса.

Узел 35 обработки данных содержит

АЛУ 58, шинный формирова.тель 59, мультиплексор 60, первый и второй регистры 61 и 62, вход 63 управления

)««инным формирователем 59„ вход 64 управления мультиплексором 60, вход 65 кода операции АЛУ 58, вход 66 синХронизации регистра 61, вход 67 синхронизации регистра 62, выход Г>8 регистра 61, выход 69 АЛУ 58 и выход

70 мультиплексора 60.

Узел 36 обработки данных содержит

АЛУ 71, первый 72 и второй 73 регистры, первый 74, второй 75 и третий элементы И, управляющие входы 77-79 группы узла 36, управляющий вход 80 узла 36, выход 81 регистра 72, выход

82 элемента И 75, выход 83 элемента

И 76, выход 84 АЛУ 71 и выход 85 элемента И 74.

Узел 39 буферной памяти содержит первый 86 и второй 87 регистры, шинный формирователь 88, вход 89 синхронизации регистров 86 и 87, вход 90 управления шинным формирователем 88 вход 91 обнуления регистра 87, выход

92 регистра 86, выход 93 регистра 87 и выход 94 шинного формирователя 88, Узел 38 содержит два триггера 95 и 96, одновибратор 97, семь элементов

И 98-104, элемент И-HE 105, элемент

НЕ 106, входы 107 и 108 режима узла

38, вход 109 синхронизации триггера

95, входы Ц 0-114 режима узла 38, вход 1)5 синхронизации триггера 96, информационный вход 116 триггера 96, инверсный выход 117 триггера 95, информационный вход 118 триггера 95, вход 119 элементов И 99 и 100Ä вход

120 элемента И 100, входы 121 элементов И 10)-104, Узел 33 управления содержит три элемента 122-124 управления и элемент

125 коммутации, входы 126-128 режима элемента 124 управления, выходы 129 элемента 123 управления, выходы 130 элемента 124 управления.

Элемент 122 управления содержит вход 131 .режима, выход 132 элемента

122,постоянную память (ПЗУ)133,регистр

134, два одновибратора 135 и 36, триггер, 137, два элемента И 138 и ) 39, элемент ИЛИ

140, выходы 141 и 142 одновибраторов

135 и 136 соответственно, вход 143 синхронизации триггера 137, инверсный выход 144 триггера 137, вход 145 синхронизации и входы 146 управления ПЗУ

133.

Элемент 125 коммутации содержит мультиплексор 147, два элемента И 148 и 149, выход 150 мультиплексора 147, вход )51 элемента И 148„ вход 152 элемента Ц 149, информационные входы

153 и 154 мультиплексора 147, управляющий вход 155 мультиплексора )47.

Элемент 124 управления содержит два триггера 156 и 157, два одновибратора !58 и 159, элемент И 160, элемент ИЛИ 161, инверсный выход 162 триггера 156, выход 163 одновибратора

159, выход 164 триггера )56, выход

165 элемента И )60, выход 166 одно-.. вибратора 158, инфорглационный вход

167 триггера )56 и выход )68 триггера 157.

Элемент 123 управлени» содержит мультиплексор 169, од««овибратор 170, прохождением этих сигналов из блоков

2 и 3 памяти или к блокам 2 и 3 памя ти. В определенный момент в соответ5 ствии с определенным признаком сфор-.

t мированным элементом 124, элемент асинхронного управления передает управление элементу 122 синхронного управления. Элемент синхронного управления отвечает за выполнение определенных арифметических и логических операций в узлах обработки адреса 34 и данных 35, 36.

По окончании выполнения. микропрограммы результат записывается в регистрах 62 и 73, элемент синхронного управления передает управление эле-. менту асинхронного управления для про,должения выполнения выбранного режи20 ма.

Режим работы повторяется столько раз, сколько определено в счетчике

177. По окончании работы блок 5 выходит в "прозрачное" состояние для

25 инициации нового обмена.

АЛУ 46 выполняет операции над адресом, приходящим по магистрали 16 или приходящим из узла 35 обработки данных через шинный формирователь 49.

З0 АЛУ 46 может выполнять и роль коммутатора, пропуская на выход блока адрес либо из регистра 47, либо через магистраль 16.

Работой узла 35 обработки данных управляет элемент 122 синхронного уп равления, Узел 35 производит обработку как содержимого регистра 61 и данных, поступающих по магистралям 17 и

18, так и адресов, приходящих с.узла

34 через шинный формирователь 59.

Операции выполняет АЛУ 58, а результат его работы запоминается в выход" ном регистре 62 либо пересылается чечез мультиплексор 60 и шинный форми45 рователь в узел 34 обработки адреса.

Работой узла 36 обработки данных управляет элемент 122 синхронного управления. Узел 36 производит обработку как содержимого регистра 72, так и данных, поступающих через входы-вы-, ходы 31-32. Операции выполняет АЛУ

71, а результат его работы запомина ется в выходном регистре 73. Элементы

И 74-76 блокируют работу узла 36, если в данное время выполняются операции по обработке адреса между узлами

34 и 35.

Информация с выхода регистра 175 микрокоманд поступает на вход элемен- .

5 1536396 6 дешифратор 171, два элемента 172 и, 173 задержки, постоянную память (ПЗУ)

1,74, регистр 175, два счетчика 176 и

177, первый элемент ИЛИ 178, элемент.

И 179, вшорой и третий элементы ИЛИ

180 и 181, выход 182 мультиплексора, входы 183-185 управления мультиплек=.1 сором 169, выходы 186 и 187 элементтов 172 и 173 задержки, счетный вход .188 счетчика 176, вход 189 синхронизации регистра 175, адресные входы

190-192 ПЗУ !.74, выход 193 регистра

175, вход 194 установки в ноль счетчика 176, выход 195 элемента И 179, счетчный вход 196 счетчика 177.

Блок 12 буферной памяти содержит первый шинный формирователь 197, регистр-мультиплексор 198, второй шинный формирователь 199, вход-выход 200 шинного формирователя 197, управляющие входы 201 шинных формирователей

197 и 199, выход 202 шинного формиро-. вателя 197, выход 203 регистра-мульти плексора 198, выход 204 шинного формирователя 199.

Устройство обработки данных работает следующим образом.

Управление работой магистрали 15 в каждый момент времени осуществляет устройство-задатчик (в рамках операционной системы). Задатчиками могут быть либо блок 1, либо блок 4 прямого доступа.

Для начала работы необходимо загрузить внутренние регистры 86 и 87, счетчик 177 блока 5. Если регистр 87 не загружен, блок 5 "прозрачен" и обмен информацией между блоком l и блоками 2 и 3 памяти, а также между бло ком 4 прямого доступа и блоками 2 и 3 памяти происходит как-будто блока 5 нет. Регистр 87 загружается в последнюю очередь. его загрузка приводит к началу работы блока 5.

Блок 5 после загрузки регистра 87 переходит в один из своих режимов обработки и передачи информации. В,соответствии с каждым режимам блок 5 производит обработку проходящей информации в тот или иной момент времени.

Управление работой блока 5 производится элементом 123 управления и элементом 122 управления. Элемент 123 (элемент асинхронного управления) следит за сигналами, проходящими по магистрали 18 управления и с помощью элемента 125 коммутации управляет.1536396 та ИЛИ 180 и обнуляет счетчик 176, сигнализируя о конце микропрограммы, реализующей выбранный режим работы.

Информация со счетчика 177 посту5 пает на вход узла 39 (обнуляет регистр 87) и на вход элемента ИЛИ 180 и сигнализирует о конце работы блока

5 и переход его в "прозрачное" состояние. Счетчик 177 содержит информацию 10 о количестве циклов работы и работает с декрементом по сигналу со счетчика

I 176 через элементы И 179 и ИЛИ 181.

На вход мультиплексора 169 подаются сигналы с выхода .элемента 125: сигнал 15 на входе 126 соответствует приходу на магистраль 18 сигнала СхЗ; сигнал на выходе 162 — спаду сигнала СхЗ; сигнал на выходе 163 — второму спаду сигнала СхЗ; сигнал на входе 128— приходу на линию сигнала СхИ 18.

Информация с выхода регистра микрокоманд 175 поступает на узлы 35 и

i 36 и элементы 122 и 124: сигнал на входе 67 — сигналу выдачи данных из 25 регистра 62 узла 35 обработки данных и регистра 73 узла 36 обработки; сигнал на входе 131 передает управление элементу 122 синхронного управления; сигнал на выходе. 129 поступает на . 30 элемент 125 и по нему выставляются

1 сигналы на магистраль 18 управления.

Элемент 125 коммутации формирует сигналы состояния системной магистра,ли (входы 126-128), которые подаются на элемент 124 управления режимом работы. Сигналы с выхода 129 элемента 123 управляют прохождением сигна-., лов с магистрали 18 на вход 19. С помощью мультиплексора 147 имеется aos- 0 можность подмены кода операции, передаваемого через входы 107 и 108.

Для элемента 124 имеем: сигнал на входе 126 соответствует приходу сигнала СхЗ по магистрали 18, сигнал на входе 127 — обнулению системной магистрали, сигнал на входе 128 — приходу сигнала СхИ. Результатом работы элемента 124 является выдача сигнапа с выхода 1 62 на каждый спад СхЗ, с выхода 163 — на каждый второй спад СхЗ (фиг.15), Узел 38 начинает свою работу по сигналу с входа 1)0 адресного селектора 37. В зависимости от информации, приходящей с узла управления 33, узел

38 осуществляет запись с магистрали

17 информации в соответствующие внутренние регистры и выдачу информации на магистраль 17 из соответствующих регистров. На входы 107 и 108 проходит код операции (чтение либо запись), на вход 109 — сигнал СхЗ. По этому сигналу происходит запись в соответствующие регистры или пропуска,: ние информации из соответствующих регистров на магистраль 17. Сигналы на входе 109 взводит триггера 95 и 96, причем сигнал с инверсного выхода 117 триггера 95 через одновибратор 97 подается на вход обнуления триггера 95.

Триггер 95, обнуляясь, сбрасывает триггер 96. Сигналы на входе 119 при годе операции "Запись " проходит через элемент И,99 и формирует строб записи на соответствующий регистр в зависимости от информации, поступающей с адресного селектора и входов режима 111-114 узла 38.

Формула и з о б р е т е н и я

1. Устройство для обработки данных, содержащее первый и второй блоки памяти, первый и второй блоки коммутации, блок управления, блок прямого доступа, блок буферной памяти, группу из а элементов И, где а. — разрядность обрабатываемых данных, и первый блок обработки, причем первая группа информационных входов-выходов первого блока обработки объединена соответственно с первой группой информационных входов-выходов первого блока коммутации и соответственно с первой группой информационных входов-ьвыходов блока прямого доступа, вторая группа информационных входов- выходов первого блока обработки объединена соответственно с первой группой информационных входов-выходов второго блока коммутации и соответственно со второй группой информационных входов-выходов блока прямого доступа, группа управляющих входов-выходов первого блока обработки объединена соответственно с группой управляющих входов-выходов блока прямого доступа, вторая группа информационных входов-выходов второго блока коммутации объединена соответственно с входами-выходами группы элементов И, первый выход блока прямого доступа подключен к входу режима блока управления, первый и второй выходы которого подключены соответственно к управляющим входам первого и второго блоков коммутации, второй

9 15363 выход блока прямого доступа подключен к первым входам-выходам элементов И группы, вторые входы-выходы которых подключены соответственно к входамвыходам блока буферной памяти, инфор-.

5 мационный и управляющий входы которого подключены соответственно к третьему и четвертому выходам блока прямого доступа, группа информационных входов-вь ходов блока буферной памяти подключена к информационному входувыходу устройства, о т л и ч а ю щ ее с я тем, что, с целью увеличения быстродействия, оно содержит второй блок обработки, причем вторая группа информационных входов-выходов первого блока обработки соединена с первой группой информационных входов-выходов второго блока обработки, а вторая 211 группа информационных входов-выходов второго блока обработки соединена с первой группой информационных входоввыходов первого блока памяти, первая группа информационных входов-выходов 25 первого блока обработки соединена с третьей группой информационных входов второго блока обработки, а четвертая группа информационных выходов второго блока обработки соединена с второй 30 группой информационных входов первого блока памяти, вторая группа информационных входов-выходов второго блока коммутации соединена с пятой группой информационных входов-выходов второ35

ro блока обработки, а шестая группа информационных входов-выходов второго блока обработки соединена с первой группой информационных входов-выходов второго блока памяти, вторая группа 4р информационных выходов первого блока коммутации соединена с седьмой группой информационных входов второго блока обработки, а восьмая группа информационных выходов соединена с вто- 5 рой группой информационных входов второго блока памяти, группа управляющих входов-выходов блока прямого доступа подключена соответственно к группе входов-выходов управления второго бло-5р ка обработки, вторые входы-выходы управления которого соединены с входа-.. ми-выходами управления первого и второго блоков памяти.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что второй блок обработки содержит два узла обработки данных, узел обработки адреса, адресный селектор, два узла управления и

96 }О узел буферной памяти, причем первая группа информационных входов блока подключена соответственно к группе информационных входов адресного селектора и соответственно к первой группе информационных входов узла обработки адреса, вторая группа информационных входов блока подключена соответственно к второй группе информационных входов узла обработки ад.реса, первая группа информационных входов-выходов блока подключена соответственно к группе информационных входов-выходов первого узла обработки данных и соответственно к группе информационных входов-выходов узла буферной памяти, выходы которого подключены соответственно к группе вхо1дов режима первого узла. управления, первый выход которого подключен к управляющему входу узла буферной памяти, вторая группа информационных входов-выходов блока подключена соответственно к группе информационных входов-выходов второго узла обработки данных, информационный вход-вь:ход первого узла обработки подключен к информационному входу-выходу узла обработки адреса, первая группа выходов, вторая группа выходов и выход блока подключены соответственно к первой группе выходов, вторая группе выходов узла обработки адреса и к второму выходу первого узла управления, первый вход режима которого подключен к управляющему входу блока, группа выходов адресного селектора подключена соответствнно к первой группе входов режима второго узла управления, первый и второй выходы которого подключены соответственно к управляющему входу узла обработки адреса и к второму входу режима первого узла управления, первая группа выходов коя торого подключена соответственно к второй группе входов режима второго узла управления, третий, четвертый и пятый выходы которого подключены со- . ответственно к синхровходу узла буферной памяти, к управляющему входу . первого узла обработки данных и управляющему входу второго узла обработки данных, вторая группа выходов первого узла управления подключена соответственно к группе управляющих входов узла обработки адреса, перво-. го и второго узлов обработки данных, вход синхронизации блока подключен

1536396

12 к входу синхронизации первого узла управления.

3. Устройство по п.1,„ о т л и ч аю щ е е с я тем, что узел обработки

5 адреса содержит арифметико-логический элемент, регистр, мультиплексор и шинный формирователь, причем первая группа информационных входов узла подключена,соответственно к группе ин формационных входов арифметико-логи-. ческого элемента, управляющий вход узла подключен к входу синхронизации регистра, выход которого подключен к информационному входу арифметико-логического элемента, группа информационных выходов которого объединена соответственно с второй группой информационных входов узла и подключена соответственно к первой группе выход- 2о дов, соответственно к второй группе выходов узла, соответственно к группе информационных входов шинного формирователя и соответственно к группе информационных входов.мультиплексо- 25 ра, выход которого подключен к информационному входу регистра, информационный вход-выход узла подключен к информационному входу-выходу шинного формирователя, выход которого подклю- 30 чен к информационному входу мульти-. . плексора, первьп, второй и третий упг. равляющие входы группы узла подключе-. ны соответственно к управляющим вхо-: дам шинного формирователя, мультиплек-З5 сора и к входу кода операции арифметико-логического элемента.

4. Устройство по п.1, о т л и ч аю щ е е с я тем, что первый узел обработки данных содержит первый и вто- 4б рой регистры, шинный формирователь, мультиплексор и арифметико-логический элемент,причем:управляющий вход узла подключен к входу синхронизации первого регистра, выход которого подклю= 45 чен к первому информационному входу арифметико-логического элемента, информационный вЫход которого подключен к информационному входу второго реги-. стра и к первому информационному вхо;. ду мультиплексора, выход которого подключен к информационному входу шинного формирователя, первый информационный вход-выход которого подключен к информационному входу-выходу узла, первый, второй, третий, четвертый и пятый управляющие входы группы которого подключены соответственно к управляющему входу шинного формирователч, к управляющему входу мальтиплексора, к входу синхронизации второго регист" ра, к входу записи-чтения второго регистра и к входу кода операции арифметико-логического элемента, второй информационный вход-выход шинного формирователя, второй информационный вход мультиплексора, второй информационный вход арифметико-логического элемента, информационный вход первого регистра и выход второго регистра подключены соответственно к информационным входам-выходам группы узла.

5. Устройство по п.1, о т л и ч аю щ е е с я тем, чтр второй узел обработки данных содержит арифметикологический элемент, два регистра и три элемента И, причем управляющий вход узла подключен к первому входу первого элемента И, выход которого подключен к входу синхронизации первого регистра, выход которого подключен к первому информационному входу арифметико-логического элемента, информационный выход которого подключен к информационному входу второго регистра, первый, второй, третий и .четвертый управляющие входы группы узла подключены соответственно к первому входу второго элемента И, к первому входу третьего элемента И, к входу чтения-записи второго регистра и к вторым входам первого, второго и третьего элементов И, выходы второго и третьего элементов И подключены соответственно к входу кода операции арифметико-логического элемента и к синхровходу второго регистра, второй информационный вход арифметико-логического элемента, информационный вход первого регистра и выход второго регистра подключены соответственно к информационным входам-выходам группы узла. 6. Устройство по п.1, о т л и ч аю щ е е с я тем, что узел буферной памяти содержит два регистра и шинный формирователь, причем управляющий вход узла подключен к входу установки в "О" первого регистра, группа информационных входов-выходов шинного,формирователя подключена соответственно к группе информационных входов-выходов узла, выход первого регистра подключен к первому выходу узла, вход синхронизации которого подключен к входам синхронизации первого и второго регистров и к управляющему входу шинного формирователя, выход которого

14

13 ,1536396

< пятый и шестой входы режима второго элемента управления подключены соответственно к третьему, четвертому и подключен к информационным входам первого и второго регистров и к второму выходу узла, выход второго регистра подключен к информационному входу шин5 ного формирователя и к третьему выходу узла.

7. Устройство по п.1, о т л и ч аю щ е е с я тем, что первый узел управления содержит первый, второй и 10 третий элементы управления и коммутатор, причем первый вход режима узла подключен к первому информационному входу коммутатора, первому, второму входам режима первого элемента управ- 15 ления и первому входу режима второго элемента управления, первый и второй входы режима группы узла подключены соответственно к первому входу режима третьего элемента управления и к вто- 20 рому входу режима второго элемента управления, второй вход режима узла подключен к третьему входу режима . второго элемента управления, первый выход которого подключен к первому вы- 25 ходу узла, второй выход которого подключен к первому выходу элемента коммутатора, второй и третий выходы которого подключены соответственно к первому и второму выходам первой 30 группы узла, первый выход третьего элемента управления и второй выход второго элемента управления подключены соответственно к первому и второ му выходам второй группы узла, третий З5 выход второго элемента управления подключен к второму входу режима третьего элемента управления, второй выход которого подключен к четверто- . му входу режима второго элемента уп- 40 равления, первый и второй выходы первого элемента управления подключены соответственно к пятому и шестому входам режима второго элемента управления, четвертый и пятый выходы которо- 4g

ro подключены соответственно к второму информационному и управляющему входам коммутатора, вход синхрониза-... ции узла подключен к входу синхронизации третьего элемента управления, причем первый элемент управления со-. держит два триггера, два одновибратора, элемент И и элемент ИЛИ, причем первый вход режима первого элемента ð

ИЛИ, выход которого подключен k счетному входу первого счетчика, выход переноса которого подключен к первому выходу второго элемента управления и к второму входу второго элемента

ИЛИ, второй вход режима второго элемента управления подключен к информационному входу первого счетчика, к четвертому адресному входу постоянной памяти и к второму информаци- онному входу мультиплексора, третий вход режима второго элемента управ-. ления подключен к входу синхронизации первого счетчика и к второму входу третьего элемента ИЛИ, четвертый, 96 16

15 15363 пятому информационным входам мультиплексора, выход которого подключен к входу одновибратора, выход которого подключен к счетному входу второ5 ro счетчика и к второму входу первого элемента ИЛИ, выход которого подключен к входу синхронизации,регистра, первый выход которого подключен к управляющему-входу мультиплексора, и к входу дешифратора, выходы с вто, рого по шестой регистры подключены соответственно к выходам с второго по пятый второго элемента управления и третьему входу второго элемента

ИЛИ, выход постоянной памяти подклю-. чен к информационному входу регистра, первый и второй инверсные выходы дешифратора подключены соответственно к входам первого и второго элементов 2о задержки, выходы которых подключены соответственно к шестому и седьмому информационным входам мультиплексора, причем третий элемент управления содержит постоянную память, регистр, 26 два одновибратора, триггер, два элемента И и элемент ИЛИ, причем первый и второй входы режима третьего элемента управления подключены соответственно к первому адресному входу по- З(), стоянной памяти и к входу первого одновибратора, выход которого подключен к входу элемента ИЛИ, инверсный выход которого подключен к входу,синхронизации триггера, инверсный выход которого подключен к первому входу первого и второго элементов И, инверсный выход первого элемента И подклю- . (, чен к входу синхронизации постоянной памяти, первый выход которой подклю- 4о чен к первому информационному входу регистра, выход которого поцключен к второму адресному входу постоянной, памяти и к первому выходу третьего элемента управления, второй выход по- 4r стоянной памяти подключен к второму выходу третьего элемента управления, к второму информационному входу регистра и к входу второго одновибратора, выход которого подключен к второму входу элемента ИЛИ, вход синхрониза" ции третьего элемента управления подключен к второму входу первого элемента И и второму входу второго элемента

И, инверсный выход которого подключен к входу синхронизации регистра.

8. Устройство по п,1, о т л и ч аю щ е е с я тем, что второй узел управления содержит два триггера, одновибратор„ элемент И-НЕ, элемент НЕ и семь элементов И, причем первый вход режима первой группы узла подключен к первому входу элемента И-НЕ, выход которого подключен к входу синхронизации первого триггера, инверсный выход которого подключен к первым входам первого и второго элементов И, выход второго элемента И подключен к первым входам третьего, четвертого, пятого и шестого элементов И, второй вход режима первой группы узла подключен к вторым входам третьего, четвертого, пятого и шестого элементов

И, первый и второй входы режима второй группы узла подключены соответственно к первому и второму входам седьмого элемента И, выход которого подключен к второму входу первого эле- " мента И и к входу элемента НЕ, выход которого подключен к второму входу второго элемента .И, третий вход режима второй группы подключен к второму входу элемента И-НЕ и к входу синхронизации второго триггера, прямой выход которого подключен к информационному входу первого триггера, а инверсный — к входу одновибратора, выход которого подключен к информационному входу второго триггера, выход четвертого элемента И подключен к первому и второму входам узла, выходы первого и третьего элементов И объединены и подключены к третьему выходу узла, выходы пятого и шестого элементов И подключены соответственно к четвертому и пятому выходам узла.!

536396.1536396

egg О

ЧЪ

1536396

153639б

1536396

vS cia иг. Ю

187

153639б

1536396

1536396

201

Составитель В. Смирнов

Редактор Л.Пчелинская Техред М,Ходанич Корректор М.Кучерявая

Заказ 110 Тираж 556 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва„ Ж-35, Раушская.наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101