Преобразователь двоично-десятичного кода времени в двоичный код

Преобразователь двоично-десятичного кода времени в двоичный код

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении устройств для синхронизации шкалы времени ЭВМ с эталонной шкалой времени. Цель изобретения - упрощение преобразователя - достигается тем, что в преобразователь двоично-десятичного кода времени в двоичный код, содержащий группу разрядных преобразователей 6, включающую преобразователи 1-3 двоично-десятичных кодов секунд, минут и часов в двоичные коды, и сумматор 4, введен вычитатель 5. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

510 А1 (19) (11) (51) 5 Н 03 М 7/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4407052/24-24 (22) 08. 04,88 (46) 15. 01. 90. Бюл. Р 2 (71) Научно-производственное объединение "Импульс" им. ХХЧ съезда КПСС (72) В.И. Капустников и В.М. Павлов (53) 681.325(088.8) (56) Авторское свидетельство СССР

11 888104, кл. Н 03 М 7/12, 1980.

Авторское свидетельство СССР

1Ф 1193824, кл. H 03 M 7/12„1983 ° (54) ПРЕОБРАЗОВАТБ1Ь ДВОИЧНО-ДЕСЯТИЧНОГО КОДА ВРЕМЕНИ В ДВОИЧНЫЙ КОД (57) Изобретение относится к автома2 тике и вычислительной технике и может быть использовано при построении устройств для синхронизации шкалы времени ЭВМ с эталонной шкалой времени. Цель изобретения — упрощение преобразователя — достигается тем, что в преобразователь двоично-десятичного кода времени в двоичный код, содержащий группу разрядных преобразователей 6, включающую преобразователи 1-3 двоично-десятичных кодов секунд, минут и часов в двоичные коды и сумматор 4, введен вычитатель 5.

1 ил.

1536510 где К вЂ” код времени двоичный, К „ — код часов двоичный, К вЂ” код минут двоичный, К „ - Kop, секунд двоичный.

Число 60 выражается в виде разности степеней числа 2 (2 -2 ) и

30 формула (1) преобразуется к виду.

-(К,z 2 +К„ 2 ), (2) Умножение двоичных кодов на сте- 40 пень числа 2 выполняется путем сдвига исходного кода на число разрядов, равное показателю степени. Суммы чисел, заключенных в скобки, получаются простым позиционным сдвигом исход- ных двоичных кодов. Таким образом двоичный код времени получается путем одной операции сложения и одной операции вычитания. В схеме использована и та особенность, что двоичнодесятичный код времени представляетcH He BceMH:âoçìîæHûìè значениями двоично-десятичных чисел, поэтому двоичные коды секунд и минут содержат

6 разрядов, а двоичный код часов

5-разрядов„ Учитывая, что максимальное значение часов 23, а максимальное значение минут 59,с целью обеспечения прохождения переноса при суьажИзобретение относится к вычисли†. тельной технике и может быть использовано при построении устройств для синхронизации шкалы времени ЭВМ с эталонной шкалой времени.

Цель изобретения — упрощение преобразователя.

На чертеже приведена структурная схема преобразователя двоично-десятичного кода времени в двоичный код.

Предлагаемое устройство содержит преобразователь 1 двоично-десятичного кода секунд в двоичный код, преобразователь 2 двоично-десятичного

15 кода минут в двоичный код, преобраэ оват ель 3 двоич по-де с ятичног о кода часов в двоичный код, сумматор 4 и вычитатель 5.

Преобразователи 1-3 образуют груп20 пу разрядных преобразователей 6.

Преобразователи 1-3 представляют собой комбинационные схемы.

Работа преобразователя определяется алгоритмом преобразования двоично-десятичного «ода в двоичный:

Kü К„а 60 + Км 60 + Кс . (1) ровании и заема при вычитании, сумматор 4 содержит 12 разрядов, а вычитатель 5-15 разрядов.

Время преобразования в такой схеме в основном определяется временем распространения переноса в сумматоре и при использовании сумматора с ускоренным переносом составляет менее

1 мкс.

При поступлении входного кода преобразователя 1-3 вырабатывают на своих выходах двоичные коды секунд, минут и часов соответственно. Выходные коды преобразователей 1-3 поступают на входы сумматора. 4, на выходах которого получается положительная часть выражения (2). На выходах вычитателя 5 получается выходной код преобразователя.

Ф о р м у л а и з обретения

Преобразователь двоично-десятичного кода времени в двоичный код, содержащий сумматор и группу разрядных преобразователей, входы каждого из которых соединены с входами соответствующих групп разрядов преобразователя, выход младшего разряда первого разряцного преобразователя является выходом младшего разряда преобразователя,,о т л и ч а ю щ и йс я тем, что, с целью упрощения преобразователя, он содержит вычитатель, выходы которого являются выходами с третьего по старший разрядов пре" образователя, выход второго разряда которого соединен с выходом второго разряда первого разрядного преобразователя группы, выходы третьего и четвертого разрядов которого соединены соответственно с входами первого и второго разрядов уменьшаемого вычитателя, входы остальных разрядов уменьшаемого которого, кроме старшего, соот ветственно соединены- с выходами сумматора, первые входы первого и второго разрядов которого соединены соответственно с выходами двух старших разрядов первого разрядного преобразователя группы, выходы второго разрядного преобразователя группы соединены соответственно с первыми входами с третьего по восьмой разрядов сумматора и с входами с первого по шестой разрядов вычитаемого вычитателя, входы с восьмого по двенадцатый разрядов вычитаемого которого соединены соответственно с выходами третьего разрядного преобразователя группы

Составитель М.Аршавский

Редактор JI.Ï÷oëèíñêàÿ Техред М.Дидык Корректор С . Чер ни

Заказ 115 Тираж 642 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðoä, ул. Гагарина,101

5 153651 и с вторыми входами с первого по пятый разрядов сумматора, первые входы с девятого по двенадцатый разрядов которого соответственно соединены с выходами четырех младших разрядов третьего разрядного преобразователя группы, выход Старшего разряда которого соединен с входом старшего pas0

6 ряда уменьшаемого вычитателя, вход переноса и входы седьмого и трех старших разрядов вычитаемого вычитателя соединены с входом логического нуля преобразователя, который соединен с входом переноса и вторыми входами с шестого по, старший разря дов сумматора.