Некогерентный приемник

Некогерентный приемник

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике. Цель изобретения - повышение помехоустойчивости при воздействии стационарных помех. Некогерентный приемник содержит согласованные фильтры 1 и 2, квадратичные детекторы 3 и 4, блоки вычитания 5, 6 и 7, блоки памяти 8, 9, 14 и 45, блоки операционных усилителей 10 и 11, блоки управления 12 и 13, блоки сумматоров 15 и 16, перемножители 17, 18 и 24, двоичные регистры 19 и 22, пороговые селекторы 20, 21 и 23, сумматоры 25, 26, 27 и 35, декодеры 28, 29 и 30, блоки сравнения 31, 36 и 39, вычислительный блок 32, регистр 33, коммутатор 34, блоки выбора 37, 40 и 43 максимального сигнала, ключи 38, 41 и 44 и вычитатель 42. Цель достигается за счет обеспечения приема при передаче дискретной информации с неопределенной начальной фазой сигналов, образующих составной сигнал с избыточностью. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГННТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ = . .-,,(H А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ вам

1 (21 ) 4394677/24-09 (22) 21.03.88 (46) 23.01.90. Бюл, М- 3 (72) P В. Анашкин, А.Г. Азаров и M.Ã. Азаров (53) 621. 394. 14 (088. 8) (56) Авторское свидетельство СССР

И- 1003370, кл. Н 04 L 17/30, 1981. (54) НЕКОГЕРЕНТНЫЙ ПРИЕМНИК (57) Изобретение относится к радио-технике. Цель изобретения — повышение помехоустойчивости при воздейст, вии стационарных помех. Некогерентный приемник содержит согласованные фильтры 1 и 2, квадратичные детекторы 3 и 4, блоки вычитания 5,6 и 7, „„SU„„) 382 9 А1 (51)5 Н 04 ? 17/30

2 блоки памяти 8,9,14 и 45, блоки операционных усилителей 10 и 11, блоки управления 12 и 13, блоки сумматоров

l5 и 16, перемножители 17, 18 и 24, двоичные регистры 19 и 22, пороговые селекторы 20, 21 и 23, сумматоры 25,26,27 и 35, декодеры 28, 29 и 30, блоки сравнения 31, 36 и 39, вычислительный блок 32; регистр 33, коммутатор 34, блоки выбора 37, 40 и 43 максимального сигнала, ключи

38, 41 и 44 и вычитатель 42. Цель достигается за счет обеспечения приема при передаче дискретной информации с неопределенной начальной фазой сигналов, образующих составной сигнал с избыточностью. 1 ил.

3 1538269 1!

Изобретение относится к радиотехнике и .может быть использовано в

Системах КВ-радиосвязи.

Цель изобретения — повьппение поме5 хоустойчивости при воздействии стационарных помех.

1Ia чертеже изображена структурная электрическая схема предложенного приЕмника. 10

Пекогерентный приемник содержит ервый и второй согласованные фильты 1 и 2, первый и второй квадратичь ые детекторы 3 и 4, первый, второй третий блоки 5-7 вычитания, первый 15 второй блоки 8 и 9 памяти, первый второй блоки 10 и 11 операционных силителей, первый и второй блоки 12

13 управления, третий блок 14 пати, первьп -и второй блоки 15 и 16 20 умматоров, первый и второй перемноители 17 и 18, первый двоичный рестр 19, первый и второй порого-

ые селекторы 20 и 21, второй двоичь |й регистр 22, третий пороговый се- 25 ектор 23, третий перемножитель 24, ервый, второй и третий сумматоры

5-27, первый, второй и третий деко 1еры 28-30, блок 31 сравнения, выислительный блок 32, регистр 33, оммутатор 34, дополнительный суммаор 35, первый дополнительный блок

6 сравнения, блок 37 выбора максимального сигнала, ключ 38, второй

1 ополнительный блок 39 сравнения, блок 40 выбора максимального. сигна-,,ла, ключ 41, вычитатель 42, блок 43 выбора максимального сигнала, ключ

44 и дополнительный блок 45 памяти.

Приемник работает следующим обра- д0

Зом.

На вход приемника поступает (пусть последовательно) составной сигнал с избыточностью, формируемый на основе разрешенной кодовой комбинации помеХоустойчнвого кода. Каждый элементарный сигнал (соответствующий единичному или нулевому символу разрешенной кодовой комбинации, на основе которой и формируется данный состав- 50 ной сигнал с избыточностью) обрабатывается предварительно в двух параллельных каналах, состоящих из согласованных фильтров 1 (2) и квадратичных детекторов 3 (4) . На выходе одного канала формируется аналоговый сигнал, определяющий проекцию входного

Сигнала на общую ось, а на выходе

Другого канала — на другую ось. Данные сигналы поступают на входы первого блока 5 вычитания, в котором определяется их разность и в виде последовательного анапогового сигнала

Х -(=1,п) запоминается в ячейке

3 памяти третьего блока 14 памяти.

В результате аналогичной обработки всех элементарных сигналов. в третьем блоке 14 памяти запоминается аналогичная .(точная) оценка Х=1Х; ) -., входного составного сигнала с избыточностью.

Из третьего блока 14 памяти аналоговый сигнал Х последовательно считывается (с регенерацией) на вход третьего порогового селектора 23, в котором преобразуется в последовательный двоичный составной сигнал (двоичную кодовую комбинацию)

Е, = СЕ,,j",, Из третьего блока 14 памяти аналоговые сигналы Х поступают также на второй вход второго блока 6 вычитания, в котором из величины Х вычитают величину выходного сигнала блоков

36 и 39 сравнения. Аналоговые сигналы Х поступают также на вход вычислительного блока 32. В блоке 6 вычитания формируются сигналы г — — Х; = Е „. (проекция градиента). Выходной сигнал

Е,. подается в первый двоичный регистр

1, где запоминается, а также на вход первого декодера 28.

В вычислительном блоке 32 сигналы

Х,. нумеруются в порядке поступления из блока 14 памяти, затем коды номера каждого сигнала распределяются таким образом, что ближе к выходу вычислительного блока 32 записываются коды наибольших сигналов и дальше от выхода — кЬды наименьших сигналов.

Таким образом, коды номеров выстраиваются по рангам от большего к меньшему. Далее коды номеров поступают в регистр 33, где записываются в ячейки. Запись производится параллельно, считывание из регистра 33 производится последовательна так, что за кодом номера максимального сигнала

Х следует ранг "1",..., минимального — ранг "n". Таким образом,вычислены ранги для последовательности Х в их совместной ранжировке от меньшего к болыпему.

В третьем пороговом селекторе 23 аналоговый сигнал Х = 1Х;) преобра5 1538269 6 зуется в двоичную кодовую комбинацию анализируемое в селекторе 23 а номер

Z = (Е;, причем Z<> 1 при Х,„> О, повтора сигнала Х,, образующего выборЕ . = 0 ри Х; „("" Таким образом, . ку, которая далее анализируется. Блок — ОприХ формируются значения переменной счет- 39 сравнения проверяет гипотезу чика, которые распределяются комму- Х- 71ум" против альтернативной гипотетатором 34 на входы ключей, например зы X=I, блок 36 сравнения проверяет

Е, — на ключ. 38, Е „- на ключ 41,.i ° гипотезу X=O против альтернативы

Z „ .— на ключ 44. При этом открывают- Х="Шум". Приведенный алгоритм регистся.ключи, на вход которых поступили p рации символов "!" или "0 или их

И1Н

У отсутствия и "Шум" есть ни что иное

Одновременно с открытием ключей. как "Критерий знаковых рангов" Уилкокна их информационные входы поступают сона, Число t(d;n) записано в блок из регистра 33 через блоки выбора 37, 45 памяти. Для a(= О 5 при n=5 n=6

40 и др. (до 43-го) значения рангов. >5 t, =8, t =11 приведем пары значений

Таким образом, на сумматор 35 посту- п и t: 9 23; 10,28; 13 46; 14 53; пают и суммируются в нем лишь ранги n — число повторов элементарного сигположительных сигйалов Х.„, на выхо- нала Х,(число номера) о(- вероятrN В де сумматора — сумма положительных ность ошибочной регистрации сигнала

У знаковых рангов (статистика Т ) . Она 2р принято, что с(= 0,5, так как одинакопоступает на входы блоков 36 и 39 во нежелательна как ошибочная регистсравнения (статических) . На другой рация сигнала (ложная тревога), так вход блока 36 сравнения поступает и пропуск сигнала. Таким образом, .,(и+1) . блок 45 памЯти содеРжит пРиведенные. †2 эп ."де « о 25 числа t(d;n) и выдает на вход их в повторов сигналов Х. в кодограмме зависимости от значениЯ п(номеРа)

1 используемого помехоустойчивого ко- числа повтоРов элементаРного сигнада); операция вычитания осуществляет- ла Х, образующих выбоРкУ. Число п ! ся в вычитателе 42, при этом число (номер) вводится в блок 45 памяти в (-и) по а „ в в, а „я 30 зависимости от используемого в систе(и блока 39 сравнения) из 4-го бло„а ме передачи информации числа повторов

45 памяти. Блок 39 сравнения прини- элементарного сигнала. Также число мает гипотезу "Шум", если Т+ gt(g.n) и вводитсЯ в вычитатель 42> где пРои отвергает ее в пользу гипотезы Х = изводится опе

1, если T >j <(o(;n). Очевидно, что 35 блок 39 сравнения вы ает на выхо Число повторов и (номер) выбираетсигналы "1" или "Ш м". ким о аили Шум . Таким обра- ся исходя из требований к помехоустойзом в резчльтате анализа номера пов- чивости и скорости передачи информаторов Х; д элементарного сигнала - Х ции, так как увеличивает и повышает (выборки Х, ) выносится решение о 40 первое и снижает второе. наличии сигйала "1" (Х . = 1) или о

1 Уменьшение числа ошибок при выего отсутствии (сигнала "1", решение несении решения достигается применео сигнале "0" выносит блок 36 сравнением критерия знаковых рангов Уилкок-. ния ), т.е. решение о наличии сигнала сона, т.е. статистической обработкой

"1", в пРотивном слУчае Решение о 45 выбо Х вы орки Х, повторов элементарного наличии помехи (отсУтствне сигнала) сигнала X. С,ьо сигнала ;. Рмированная таким обАналогично проверяются гипотезы разом более точи разом олее точно двоичная кодовая о наличии или отсутствии сигнала

"О" в блоке 36 сравнения. Если (в блоке 39 сравнения) и

+ n(n +1) 50 Е < = 0 при Х; = 0 (в блоке 36 срав+) нения), поступает на вход второго имеет место (Х=О), если же Т ..., лока вычитания, а также в первый то значит имеет место помеха. двоичный регистр 19, где запоминаетТаким образом, сигналы Х ., посту1 ся, и на вход первого декодера 28. лающие из блока 14 памяти, отождеств- 55 ляются с символами "1" или "О", т.е. После обработки по критерию знакоформируется двоичная кодовая комбина- Bblx Рангов сигналов, составлЯющих ция. Дпя вынесения решения о сигнале сигнал Х, в первом блоке 8 памяти

Х используется не просто его значение УДет хРанитсЯ постУпившаЯ с выхо) 1538269

Да второго блока 6 вычитания аналоговая комбинация R, = (,1 „1... в первом двоичном регистре 19 будет храниться двоичная кодовая комбинация Е, и эта же комбинация будет храниться

9о входном регистре первого декорера 28.

После этого в первом декодере 28 будет сформирована выходная двоичная аэрешенная кодовая комбинация Z, ближ айш ая к входной дв оич ной комбиации Z ), Комбинация Z хранится в

Р

1 выходном регистре первого декодера

28. с

Из первого блока 8 памяти состав ой аналоговый сигнал R, считывается

1тараллельно (параллельный выход ячеек памяти первого блока.,8 памяти яв)тяется импульно потенциальным, т.е. сигнал íà его выходе существует не1которое время, определяемое време ем анализа входных и формированием

1эыходных сигналов в первом блоке 10

1 операционных усилителей), причем каж- 25 ый его элементарный сигнал подается

8а вход соответствующего операционно. го усилителя первого блока 10 опера ионных усилителей. В этот момент времени запускается, например, гене- 30

1 атор (не указан) линейно изменяющегося напряжения в первом блоке 12 управления, выходное напряжение управляет изменением коэффициентов уси) ления усилителей первого блока 10 операционных усилителей, причем каждый его элементарный сигнал подается на вход соответствующего операционного усилителя первого блока 10 операционных усилителей. При этом в первом блоке 12 управления осуществляется контроль выходных величин напряжений элементарных усилителей.

Как только величина выходного напряжения хотя бы одного элементарного усилителя превысит пороговое значение (оно может задаваться в первом блоке 12 управления, например, с помощью специального источника порогового напряжения), генератор линейно изменяющегося напряжения выключается, открываются, например, выходные ключи в первом блоке 10 операционных усилителей и на первый вход первого блока 15 сумматоров поступает .усиленный ч 55 аналоговый сигнал R = ",,).,который в данном блоке покоординатно (посимвольно) складывается с двоичжм сигналом Е, параллельно считыванием из первого двоичного регистра 19. В результате операции сложения на выходе формируется аналоговый сигнал

Х = 1Е . +).÷.1. = (X 1". который с помощью первого порогового селектора 20 преобразуется в двоичную кодовую комбинацию Z 7 =(Z 7, ), Двоичная кодовая комбинация Z 7 поступает одновременно в следующие блоки: во входной регистр второго декодера 29, в котором она преобразуется в ближайшую разрешенную двоичную кодовую комбинацию Z, запоминаемую

Р7 в выходном регистре второго декодера

29, во второй двоичный регистр 22, где запоминается; на первый вхбд третьего блока 7 вычитания, на второй вход которого последовательно (как и сигнал Z7) подается считываеюй из третьего блока 14 памяти (это второе считывание иэ третьего блока

10 памяти) аналоговый сигнал Х.

На выходе третьего блока 7 вычитания формируется раэностный сигнал и и

Rã,= fX3 — Z,, }, = 1 Х, 1 .,, который запоминается во втором блоке 9 памяти и обрабатывается с помощью второго блока„11 операционных усилителей и блока 13 управления так же, как обрабатывается с помощью первого блока 10 операционных усилителей и первого блока 12 управления сигнал R,. В результате такой обработки на выходе второго блока 11 операционньм усилителей формируется усиленный сигнал, который во втором блоке 16 сумматоров посимвольно суммируется с сигналом Е, считываемым иэ второго двоичного регистра 22. После выполнения операции суммирования на выходе второго блока 16 сумматоров формируети ся аналоговый сигнал Х 7 = 1Х 1 который с помощью второго порогового селектора 21 преобразуется в двоичную

1 П кодовую комбинацию Е, = (Е „. );,, поступающую во входной регистр третьего декодера 30. В третьем декодере 30

Р1 двоичная комбинация Z преобразуется в ближайшую двоичную кодовую комбинаРт

Е, которая считывается послеовательно на второй вход перемножителя 24 третьего канала обработки сигналов. Одновременно из выходных регист9 1538269 JO ров первого и второго декодеров 28 онных усилителей, первый выход которои 29 на вторые входы соответствен- го соединен с входом второго блока но перемножителей 17 и 18 первого и управления, выход которого пбдключен второго канапов обработки сигнала к второму входу второго блока операци5 считываются разрешенные кодовые ком- онных усилителей второй выход которорз рс

1 бинации Z u Z а на их общий вход го соединен с первым входом второго из третьего блока 14 памяти считы- блока сумматоров, выход которого чевается (третий раз считывается ин- рез последовательно соединенные втоформация из третьего блока 14 памя- 10 рой пороговый селектор и третий дети) аналоговыи сигнал Х. кодер подключен к второму входу третьВ перемножителях 17, 18 и 24 со- его перемножителя и к цервому входу ответствующие сигналы посимвольно пе- блока сравнения, второй вход котороремножаются, а результаты выдаются го соединен с вторым входом второго

2 — . а выхо е к . ого на вход соответствующего сумматора 1б перемножителя и выходом в о ого т р

5-27. На выходе каждого из суммато- декодера, вход которого подключен к р 5 7 формируются сигналы, ампли- второму входу третьего блока вычитаов 25-27 .о ми ют я туды которых пропорциональны степе-, ния, к входу второго двоичного реням близости между сигналом Х и разре- гистра и к выходу первого порогового шенными кодовыми комбинациями. 20 селектора, вход которого подключен к

Выходные сигналы сумматоров 25-27 выходу первого блока сумматоров, перпоступают на соответствуницие входы вый вход которого соединен с первым блока 31 сравнения, где сравниваются.. выходом первого блока операционных

По управляющему сигналу (он выдается усилителей, второй вход которого из блока 31 сравнения) из выходных 25 подключен к выходу первого блока упрегистров декодеров на выход прием- равления, вход которого соединен с ника считывается та из разрешенных вторым выходом первого блока операкодовых комбинаций, для которой вы- ционных усилителей, первый вход котоходной сигнал соответствуюцего блока рого подключен к выходу первого блосумммирования наибольший. После это- 30 ка памяти, вход которого подключен к

ro все блоки памяти и двоичные регис- выходу второго блока вычитания, втотры сбрасываются и приемник обрабаты- рой вход которого соединен с входами вает следующий входной составной сиг- первого двоичного регистра и первого нал с избыточностью. декодера, выход которого подключен

Таким образом, некогерентный при- З к второму входу первого перемножитеемник позволяет повысить помехоустой- ля и к третьему входу блока сравнения

У чивость приема при передаче дискрет- четвертый, пятый и шестой входы кото.3. нои информации с неопределеннои на- рого подключены к выходам соответстчапьнои фазой сигналов, образующих венно первого, второго и третьего составной сигнал с избыточностью. 40 сумматоров, входы которых соединены с выходами соответственно первого, Ф о р м у л а и з о б р е т е н и я второго и третьего перемножителей, выход первого двоичного регистра сое- .

Некогерентный приемник, содержа- динен с вторым входом первого блока щий первый и второй согласованные 4g сумматоров, выход второго двоичнофильтры, выходы которых через соот- го регистра — с вторым входом второго ветственно первый и второй квадратич- блока сумматоров, при этом входы перные детекторыподключены соответствен- вого и второго согласованных фильтров но к первому и второму входам перво- объединены и являются входом приемго блока вычитания, выход которого 50 ника, выходом которого является вычерез третий блок памяти соединен ход блока сравнения, о т л и ч а юс входом третьего порогового селек- шийся тем, что, с целью повышетора, о первым входом второго бло- ния помехоустойчивости при воздейстка вычитания, с первыми входами пер- вии стационарных помех, введены вычисвого, второго и третьего перемножи- яя лительный блок, регистр, коммутатор, телей и с первым входом третьего дополнительный сумматор, два дополниблока вычитания, выход которого че- тельных блока сравнения, блоки выборез второй блок памяти подключен к ра максимального сигнала, ключи, выпервому входу второго блока операци- читатель и дополнительный блок памя11 1538269 !2 ти, выход которого соединен с первым мального сигнала, ъходы которых соевходом первого дополнительного блока динены с выходом регистра, входы кото сравнения и с входом вычитателя, вы- рого соединены с соответствующими выход которого соединен с первым входом ходами вычислительного блока, вхЬд

5 второго допоЛнительного блока сравне- которого подключен к входу третьего ния, второй вход которого соединен с порогового селектора, выход которого вторым входом первого дополнительного соединен с входом коммутатора, выход блока сравнения и с выходом дополни- которого подключен к вторым входам тельного сумматора, входы которого 1О кпючей, при этом выходы первого и подключены к выходам ключей, первые второго дополнительных блоков срав-! входы которых подключены к выходам кения объединены и соединены с вто,соответствующих блоков выбора макси- рым входом второго блока вычитания.

Составитель О. Геллер

Редактор Л. Гратилло Техред Л.Олийнык Корректор С. Черни

Заказ 174 Тираж 516 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101