Сумматор избыточной минимальной системы счисления

Сумматор избыточной минимальной системы счисления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и средствам передачи данных и может быть использовано для суммирования многоразрядных чисел. Цель изобретения - расширение функциональных возможностей за счет накопления результата. Сумматор избыточной минимальной системы счисления содержит в каждом разряде одноразрядный сумматор, причем первый одноразрядный сумматор содержит элементы ИЛИ, И и триггер, второй одноразрядный сумматор содержит элемент ИЛИ и триггер, все одноразрядные сумматоры, начиная с третьего, содержат элементы ИЛИ, И и триггер каждый. 3 з.п.ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11) (5I)5 G 06 F 7/49

E. Е И1. -Л,Ч

Ий;1т)1;; .-; "like с .Ь3 1О

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ П(НТ СССР

1 (21) 4415434/24-24 (22) 26,04 .88 (46) 30.01.90. Бюл. У 4 (72) А.В.Ткаченко и С.Ю.Мукатин (53) 681.325.5(088,8) (56) Авторское свидетельство СССР

Р 1278835, кл. С 06 F,7/49, 1985.

Авторское свидетельство СССР

В 1363188, кл. С 06 F 7/49, 1986. (54) СУММАТОР ИЗБЫТОЧНОЙ МИНИМАЛЬНОЙ

СИСТЕМЫ СЧИСЛЕНИЯ (57) Изобретение относится к вычислительной технике и средствам передачи данных и может быть использовано

Изобретение относится к вычислительной технике и может быть использовано для параллельного суммирования многоразрядных двоичных чисел.

Цель изобретения вЂ,расширение функциональных возможностей за счет накопления результата.

На фиг. 1 представлена схема м-го одноразрядного сумматора; на фиг.2схема второго одноразрядного сумматора; на фиг. 3 — схема первого од.норазрядного сумматора. м-й одноразрядный сумматор (фиг.l) содержит вход 1 слагаемого м-ro одноразрядного сумматора, первый 2 и второй 3 входы переноса м-го одноразрядного сумматора, вход 4 сброса м-го одноразрядного сумматора, выходы соответственно суммы 5 и переноса 6 м-ro одноразрядного сумматора, элемент ИЛИ 7, элемент И 8 и триггер 9.

Второй одноразрядный сумматор (фиг. 2) содержит с первого по четвер2 для суммирования многоразрядных чисел. Цель изобретения — расширение, функциональных возможностей за счет накопления результата. Сумматор избыточной минимальной системы счисления содержит в каждом разряде одноразрядный сумматор, причем первый одноразрядный сумматор содержит элементы ИЛИ, И и триггер, второй одноразрядный сумматор содержит элемент

ИЛИ и триггер, все одноразрядные сумматоры, начиная с третьего, содержат элементы ИЛИ, И и триггер каждый.

3 з.п. ф-лы, 3 ил. тый входы 10-13 переноса соответственно и вход 14 сброса второго одноразрядного сумматора, выход 15 суммы второго одноразрядного сумматора, элемент ИЛИ 16 и триггер 17.

Первый одноразрядный сумматор (фиг. 3) содержит вход 18 слагаемого первый вход 19 переноса и вход

20 сброса первого одноразрядного сумматора, выходы соответственно суммы

21 и.переноса 22 первого одноразрядного сумматора, элемент ИЛИ 23, элемент И 24 и триггер 25.

Любое натуральное число А в минимальной системе счисления представ,ляется в виде многочлена:

A= аМ (i), =г где а;а $0,1 ;

0 при 0; (1)()= 1 при 0 i < 1;

4 (i-2)+V(i-3) при i ) 1539768

Значение Р (и+2) является мощностью и-разрядного минимального кода, Предлагаемый способ сложения основан на соотношении

V(i)+4 (i)= (i)+ (i-2)+У(з -3), (2) вытекающем из рекурентного соотношения (1).

Из формулы представления чисел в минимальной системе счисления, наличия после каждой единицы слева направо не менее четырех нулей и соотношения (2). Ро предлагаемому способу следует, что сложение чисел осуществляется за один такт.

Из сказанного вытекает алгоритм сложения чисел, представленных в минимальной системе счисления, Поступление единичных разрядов слагаемых на вход данного разряда сумматора приводит к образованию сигнала суммы данного разряда и образованию сигналов перенбса, а также к выдаче суммы данного i-ro разряда и сигналов переноса в (i-2) и (i-3) — и разряды сумматора, При поступлении на вход первого разряда единичных сигналов слагаемых образуется сигнал переноса во второй разряд,, а сигнал суммы данного разряда не образуется. Поступление на вход третьего разряда единичных сигналов слагаемых приводит к образованию сигнала суммы данного разряда и образованию сигнала переноса во втором разряде. Промежуточные суммы не возникают.

Особенностью предлагаемого способа сложения является поступление сигналов переноса в и-й разряд (м=

=З...n) сумматора из (м+2) и (м+3)-гс разрядов наряду со слагаемыми данного разряда. Конкретно, при последовательном поступлении двух единичных сигналов слагаемых в м-й разряд сигнал суммы данного разряда и сигнал переноса из этого разряда равны единице. При поступлении на вход разряда только одного единичного слагаемого сигнал переноса из этого разряда не возникает, а сигнал суммы этого разряда равен единице.

Формирование суммы первого разряда сумматора производится по правилу сложения но модулю два.

Обозначенные на фиг. 1-3 входы и выходы имеют следующее функциональное назначение: вход 2 является вхо5

15 дующим образом.

50 дом переноса иэ (м+3)-ro разряда; вход 3 — входом переноса из (м+2)-ro разряда; выход 6 — выходом переноса в (м-2) и (м-3)-й разряд; вход 12— входом переноса из первого разряда; вход 11 — входом переноса из четвертого разряда; вход 13 — входом переноса из третьего разряда; вход 10 выходом переноса иэ пятого разряда; вход 19 — входом переноса из четвертого разряда; выход 22 — выходом переноса во второй разряд.

Сумматор (фиг. 1-3) работает слеПри поступлении на вход сумматора единичных разрядов слагаемых формируется сигнал суммы, равный единице, сигнал переноса в (i-2) и (i-3)-й разряды тоже равны единице.

При поступлении на вход сумматора одного единичного и одного нулевого сигналов сигнал суммы равен единице, а сигнал переноса — нулю.

При поступлении на вход сумматора сигналов переноса из (i+2) или (i+

+3)-ro разрядов сигнал суммы данного разряда равен. единице, а сигнал переноса при этом равен нулю.

При поступлении на вход первого разряда сумматора двух еДиничных разрядов сигнал суммы этого разряда равен нулю, а сигнал переноса во второй разряд равен единице.

При поступлении на вход первого разряда единичного сигнала слагаемого и одного нулевого сигнал суммы данного разряда равен единице, а сигнал переноса во второй разряд при этом не возникает.

При поступлении на вход первого разряда сигнала переноса из четвертоFo разряда сигнал суммы данного разряда равен единице, а сигнал переноса равен нулю.

При поступлении на вход третьего разряда двух единичных слагаемых возникает сигнал суммы данного разряда, равный единице, и единичный сигнал переноса на второй разряд.

При поступлении одного единичного слагаемого сигнал суммы равен единице, а сигнал переноса не возникает.

Формула изобретения

1. Сумматор избыточной минимальной системы счисления, содержащий и одноразрядных сумматоров (п — количест5 15397 во разрядов слагаемых), причем выходы суммы одноразрядных сумматоров являются выходами соответствующих разрядов суммы сумматора входы разряЭ

5 дов слагаемого которого соединены соответственно с входами слагаемых одноразрядных сумматоров, кроме второго, первый вход переноса k-го одноразрядного сумматора (k=1. ° .п-3) соединен с выходом переноса (k+3)-ro одноразрядного сумматора, второй вход переноса р-го (р=2...n-2) одноразрядного сумматора соединен с выходом переноса (р+2) — ro одноразрядно.го сумматора, выход переноса первого одноразрядного сумматора соединен с третьим входом переноса второго одноразрядного сумматора, четвертый вход переноса которого соединен с вы- 20 ходом переноса третьего одноразрядного сумматора, о т л и ч а ю щ и йс я тем, что, с целью расширения функциональных возможностей за счет накопления результата, вход начальной 25 установки сумматора соединен с входа ми сброса одноразрядных сумматоров с первого по п-й.

2. Сумматор по п. l о т л и ч аю шийся тем, что второй одно- 30 разрядный сумматор содержит элемент

ИЛИ и триггер, причем с первого по четвертый входы переноса второго одноразрядного сумматора соединены с соответствующими входами элемента ИЛИ, > выход которого соединен с входом. ус тановки в "1" триггера; вход установ" ки в "0" и выход которого являются соответственно входом сброса и выхо68 5 дом суммы второго одноразрядного сумматора.

3. Сумматор по п. 1, о т л и ч аж шийся тем, что м-й (м=З...n) одноразрядный сумматор содержит элемент ИЛИ, элемент И и триггер, причем вход сброса м-го одноразрядного сумматора соединен с входом установки в "0" триггера, выход которого соединен с первым входом элемента И, выход которого является выходом переноса м-ro одноразрядного сумматора, вход слагаемого которого соединен с вторым входом элемента И и с первым входом элемента ИЛИ, второй и третий входы которого соединены соответственно с первым и вторым входами переноса м-го одноразрядного сумматора, выход суммы которого соединен с выходом триггера, вход установки в "1" которого соединен с выходом элемента ИЛИ.

4. Сумматор по и. l о т л и ч аю шийся тем, что первый одноразрядный сумматор содержит элемент

ИЛИ, элемент И и триггер, причем вход сброса, выход суммы и выход переноса первого одноразрядного сумматора соединены соответственно с входом установки в "0" и выходом триггера, с выходом элемента И, первый и второй входы которого соединены соответственно с выходом триггера и с первым входом элемента ИЛИ, выход которого соединен со счетным входом триггера, вход слагаемого и первый вход переноса первого одноразрядного сумматора соединены соответственно с первым и вторым входами элемента ИЛИ, 1539768

Фие.2

Составитель А.Клюев

Редактор Y..Петрова Texpep M.Äèäûê Корректор Э.Лончакова.

Подписное

Заказ 219

Тираж 550

ВНИИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

ПроизводствеHHo-èçäàòåëbñêèé комбинат "Патент", r. Ужгород, ул. Гагарина, 101