Процессор полупроводниковой внешней памяти высокопроизводительной вычислительной системы

Процессор полупроводниковой внешней памяти высокопроизводительной вычислительной системы

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных вычислительных системах. Целью изобретения является экономия адресных пространств полупроводниковой внешней памяти и оперативной памяти, расширение функциональных возможностей и повышение производительности вычислительной системы за счет реализации произвольных алгоритмов доступа к данным и их предварительной обработки. Процессор полупроводниковой внешней памяти включен в состав высокопроизводительной вычислительной системы, содержащей оперативную память, центральный процессор, устройство ввода/вывода, полупроводниковую внешнюю память, устройство управления дисками, диски, причем процессор полупроводниковой внешней памяти содержит приемный буферный регистр ввода 8, два буферных регистра ввода 9 и 10, схему 11 контроля четности, передающий буферный регистр ввода 12, блок управления 13, блок управления 14 внешней памятью, арифметико-логический блок 15, блок 16 оперативных регистров, блок 17 локальной памяти, приемный буферный регистр вывода 18, два буферных регистра вывода 19 и 20, передающий буферный регистр вывода 21, схему 22 дополнения до четности. Реализуя свои функции, процессор полупроводниковой внешней памяти позволяет сократи

жила владимир васильевич

евтеев геннадий николаевич

ляпунцова елена вячеславовна+2069132SWIтснING DeVIce11 347915 таганрог ростовской обл., чехова 2211 347931 таганрог, п.тольятти 14-18

11 347902 таганрог, тр.резервов 7-7

11 347900 таганрог, свердлова 6

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1539789 (51)5 G 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕНИЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4228152/24-24 (22) 14 ° 01.87 (46) 30,01,90 ° Бюл, N - 4 (72) Ю,В,Захаров, В,П,Иванников,, Ю,И,Митропольский, A.В,Мисюрев, А,А,Усан и В,З,Шнитман (53) 681 ° 325 (088,8) (56) Патент США У 4128880, кл, G 06 F 9/18, опублик,1983 °

Европейский патент N - 0123509, кл. G 06 F 15/16, опублик, 1984 °

Авторское свидетельство СССР

У 1132292, кл. G 06 Р 15 /16, 1982 °

Авторское свидетельство СССР

К 1229969, кл, G 06 F 15/16, 1983 °

Ramamorty С.V., Li Н. F., "Pipeline Architecture Computing Surveyz, 1977, vol. 9 Р 1, рр.61-102.

Мячев А,А, Организация управляющих вычислительных комплексов. М,:

Энергия, 1980, с,45-49, рис.2-4 ° (54) ПРОЦЕССОР, ПОЛУПРОВОДНИКОВОЙ ВНЕШНЕЙ ПАМЯТИ ВЫСОКОПРОИЗВОДИТЕЛЬНОЙ

ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

2 (57) Изобретение относится к вычислительной технике и может быть. использовено в высокопроизводительных вычислительных системах, Целью изобретения является экономия адресных пространств полупроводниковой внешней памяти и оперативной памяти, расширение функциональных воэможностей и повышение производительности вычислительной системы за счет реализации произвольных алгоритмов доступа к данным и их предварительной обработки.

Процессор полупроводниковой внешней памяти включен в состав высокопроизводительной вычислительной системы, содержащей оперативную память, цент- с ральный процессор, устройство ввода/вывода, полупроводниковую внешнюю память, устройство управления дисками, диски, причем процессор .полупроводниковой внешней памяти содержит приемный буферный регистр ввода 8, два буферных регистра ввода 9 и 10, схему 11.контроля четности, передаю1539 789 щий буферный регистр ввода 12, блок управления 13, блок управления 14 внешней памятью, арифметико-логический блок 15, блок 16 оперативных регистров, блок 17 локальной памяти, 5 приемный буферный регистр вывода 18, два буферных регистра вывода 19 и 20, передающий буферный регистр вывода 21, схему 22 дополнения до четности, Реа- 1g лизуя свои функции, процессор ф>лупроводниковой внешней памяти позволяет сократить объем данных, передаваемых по каналам обмена между вычислительИзобретение относится к вычислительной технике и может быть использовано в высокопроизводительных вычислительных системах, Целью изобретения является эконо« мия адресных пространств полупровод-,25 никовой внешней памяти и оперативной памяти, расширение функциональных возможностей и повьппение производительности вычислительной системы за счет реализации произвольных алгорит- 30 мов доступа к данным и их предварительной обработки, На фиг.1 показана структурная схема высокопроизводительной вычислитель-. ной системы с процессором полупроводниковой внешней памяти, на фиг ° 235 .структурная схема процессора полупроводниковой внешней памяти; на фиг.3структурная схема блока управления внешней памятью; на фиг,4 — структур- 40 ная схема блока локальной памяти на фиг ° 5 - схема блока оперативных регистров; на фиг,б - схема арифметикологического блока; на фиг,7 - схема блока управления, Вычислительная система содержит оперативную. память 1, центральный процессор 2, устройство .3 ввода-выво« да, процессор 4 полупроводниковой внешней памяти, полупроводниковую внешнюю память 5, устройство 6 управления дисковыми накопителями и дисковые накопители 7 °

Управление обменом с полупроводни ковой внешней памятью в вычислительной системе осуществляется следующим образом, По запросу задачи пользователя операционная система центрального проной системой и полупроводниковой внешней памятью, освободить центральный

I процессор от работы по формированию массивов данных, более эффективно использовать оперативную память за счет управления распределением полупроводниковой внешней памяти непосредственно процессором полупроводниковой внешней памяти, а также вести тестирование и наладку полупроводни ковой внешней памяти без использования центрального процессора, 5 з,п,,ф-лы, 7 ил, цессора определяет области памяти 1 и памяти 5, которые будут участвовать в обмене, а также программу, в соответствии с которой будут формироваться адреса и будет осуществляться обмен данными с памятью 5 °

Программа, а гакже параметры,которые содержат сведения об областях памяти 5, участвующих в обмене, направляются в локальную память процессора.4, Непосредственно Аеред программой и параметрами в процессор 4 пере pàåòñÿ информация, управляющая загруз- кой программы и параметров и установкой границ областей памяти 5 и локальной памяти процессора 4, разрешенных для данйого обмена, Информация, управляющая загрузкой программы и параметров в память про° ч. цессора 4, собственно программа и параметры .составляют так называемую директиву, Вычислительная система осуществляет связь памяти 5 через устройство 3 и процессор 4, Для загрузки директивы или, передачи массива данных операционная система передает в устройство 3 управляющую информацию, содержащую описание областей оперативной памяти вычислительной системы, в которых размещена директива или откуда будет записан или считан массив данных

Процессор 4 после очередного сеан-. са обмена переводится в состояние ожидания директивы, Находясь в таком состоянии, процессор 4 воспринимает первые слова, поступающие на его вход в качестве управляющих слов директивы, Процессор 4 обеспечивает повышение надежности памяти 5 за счет помехо-" устойчивого кодирования информации и программного восстановления информации, хранящейся в памяти 5, а также сбор и обработку статистических данных о сбоях в работе памяти 5 °

Процессор 4 принимает информацию

10 из устройства 3 через второй вход на первый вход регистра 8» С регистра 8 информация может быть передана в регистр 9 или в регистр 10 в зависимости от того, какой из буферных регистров: открыт для приема, Данные в буферный регистр пересылаются группа- ° ми, Максимально группа может содержать шестьдесят четыре 64-разрядных слова, По окончании приема группы слов буферный регистр переводится из состояния приема в режим выдачи и начинает передавать информацию в процессор 4 через регистр 12,с выхода регистра 9 через первый вход регист- .. ра 12 или с выхода регистра 10 через второй вход регистра 12, Одновременно с переключением режима работы первого буферного регистра второй буферный регистр переводится в состояние приема информации из устройства 3, Управление считыванием из буферных регистров и переключением режимов их работы производится блоком 13 процессора 4. Сигналы управления поступают с первого выхода блока 13 на второй и третий входы регистров 8 и 12 соответственно, Аналогично организована работа пары регистров 19 и 20 и соответствующих регистров 18 и 21, предназначенных для передачи информации из памяти 5 в устройство 3, Управление записью в буферных регистрах и переключение режимов работы осуществляет блок 13 процессора 4 °

Сигналы управления поступают" с второго выхода блока 13 на первый и третий входы регистров 18 и 21, Информация передается по каналам связи между процессором 4 и устройстBOM 3 CJIOBGMHp которые pOIIOJIHHIOTCR контрольными разрядами (контроль по четности). Переданная IIo каналу ввода информация поступает с выхода регистра 8 на вход схемы 11 контроля

55 . четности, на выходе которой формируется сигнал ошибки, поступающий на первый вход блока 13 ° Передаваемая в канал ввода информация с выхода регистра 21 поступает на вход схемы

5 1539 789 6

После приема директивы процессор 4 переключается на выполнение принятой программы, которая содержит команды: обмена, управляющие пересылкой дан-. ных между устройством 3 и памятью 5.

Пересылка осуществляется через процессор 4, в котором находится описание областей размещения данных в памяти 1 вычислительной системы, При выполнении пересылки данных из памяти 1 в память 5 данные считываются из памяти 1 в устройство 3, откуда они передаются в процессор 4, Он формирует соответствующую адресную информацию и сигнал записи, осуществляет контроль правильности передачи данных из устройства 3, в процессор 4, организуя защиту памяти, формирует составной код информационного слова для исправления двойных и одиночных и обнаружения тройных ошибок, При выполнении пересылки данных из памяти 5 в память 1 вычислительной системы процессор 4 формирует адреса и сигналы, управляющие чтением данных из памяти 5, осуществляет исправление одиночных и двойных ошибок и обнаруживает тройные ошибки ° Данные из процессора 4 поступают в устройство 3, в котором хранится информация, указывающая, в какую область памяти 1 вычислительной системы должны быть переданы данные, считанные Hs памяти 5, Процессор 4 содержит (фиг,2) приемный буферный регистр 8 ввода, два буферных регистра 9 и 10 ввода, схему Il контроля четности, передающий буферный регистр 12 ввода, блок 13 управления, блок 14 управления внешней памятью, арифметико-логический блок 15, блок 16 оперативных регистров, блок 17 локальной памяти, приемный буферный регистр 18 вывода, два буферных регистра 19. и 20 вывода, передающий буферный регистр 21 вывода и схему 22 дополнения до четности, Процессор 4 в составе высокопроизводительной вычислительной системы предназначен для организаций обмена данными между устройством 3 и памятью 5 по каналам ввода и вывода и реализации произвольных методов до .ступа к данным, хранящимся -в памя- . ти 5, с помощью программ, размещенных в блоке 17 локальной памяти и выполняемых аппаратурой процессора 4 °

1539 789

22 дополнения до четности, с выхода которой контрольные разряды вместе с информационным словом через четвертый выход процессора передаются в устройство 3 °

Процессор 4 имеет собственную локальную память, где хранятся программа и данные, При загрузке директивы для программы, которая будет выполняться, устанавливаются грани4ные условия по памяти блока 17 ° Граничные условия и программа поступают с первого выхода регистра 12 на первый вход блока 17 в процессе загрузки директивы,. Через первый выход блока 17, производится выдача команд в блок 13, Адрес в блок 17 поступает по второму входу с регистра команды или по третьему входу со счетчика команд >р расположенных в блоке 13, и выдается соответственно с третьего и четвертого выходов, Кроме того, адрес в блок 17 поступает через четвертый вход с первого выхода блока 16 реги- 25 стров, Данные в блоке 17 передаются с второго выхода блока 16 регистров на пятый вход и с первого выхода блока 14 на шестой вход, Считанные данные из блока 17 через выход поступают на первые входы блока 16 регистров и блока 14 °

Сигналы, управляющие направлением приема адресов и данных, выдаются с пятого выхода блока 13 и принимаются на седьмой вход блока 17 °

При выполнении операций обращения к блоку 17 памяти могут быть обнаружены ошибки при чтении данных и ошиб- . ки обращения по адресу к запрещенным О областям блока 17 для данной программы, Сигналы об этих ошибках передаются с второго выхода блока 17 через третий вход в блок 13„

Блок 16 регистров предназначен 45 для быстрого считывания операндов и записи результатов выполняемых команд, Организация блока 16 регистров позволяет в кажцый такт считывать один или два операнда, либо записывать один операнд, Данные в блок 16 регистров поступают с первых выходов блоков 17, 14 и 15, через первый, второй и третий входы соответственно, Кроме того, дан55

;ные принимаются через четвертый . вход блока 16 регистров из блока 13, Эта же связь. используется для передачи в блок 16 регистров адреса, Информация, управляющая приемом адресов и данных, поступает иэ блока 13 в блок 16 регистров через пятый вход, Считанные иэ блока 16 регистров операнды с первого и второго выходов направляются на первый и второй вхо« ды блока .15, на второй и третий входы блока .14 и на четвертый и пятый входы блока 17, Данные, считанные с первого выхода блока 16 регистров, направляются на четвертый вход блока 13 и на второй вход регистра 18 °

При выполнении операций сложения, вычитания, сдвига, пересылки из регистров в регистр и логических операций результат записывается в блок 16 регистров и анализируется на равенство нулю, может быть выработан признак нуля, который поступает на.пятый вход блока 13 °

Арифметико-логический блок 15 служит для обработки целочисленных операндов и выполняет операции сложения, вычитания, логические операции и операции сдвига, Операнды в блок 15 поступают через первый и второй входы из блока 16 регистров, Код операции поступает через третий вход блока 15 с седьмого выхода блока 13 ° Результат выполнения операции выдается с первого выхода и записывается в блок 16 регистров, При выполнении операций в блоке 13 может быть выработан признак переполнения разрядной сетки, который с второго выхода поступает на шестой вход блока 13 °

Блок 14 управления внешней памятью непосредственно участвует в органиэации обмена вычислительной системы с памятью,5 ° Блок 14 организует обмен между памятью 5 и блоком 17, между памятью 5 и каналами связи с устройством 3, а также между памятью 5 и блоком 16 .регистров. В процессе загрузки директивы для программы, которая будет выполняться, устанавливаются граничные условия, поступающие с выхода регистра 12 через четвертый вход блока 14 ° Данные в блок 14 в режиме записи в память 5 поступают с первого выхода регистра 12 через четвертый вход, из блока 17 - через первый вход, а из бло-! ка регистров 16 - через второй и тре тий входы, После кодирования данные передаются в память 5 через второй выход, В режиме считывания из памя1539 789

10 ти 5 данные в блок 14 поступают через пятый вход для обнаружения и исправления ошибок ° После анализа, ис правления и обнаружения ошибок данные передаются через первый выход блока 14 на третий вход регистра 18, на шестой вход блока 17 или на второй вход блока 1б реги стр ов °

Адресная информация поступает в блок 14 из блока 16 регистров или памяти 1.

После сравнения с граничными условиями и преобразования в соответстствии с конкретной конфигурацией памяти 5 адрес пересылается в память 5 через третий выход блока 14, Сигналы, управляющие работой блока 14, подаются с восьмого выхода блока 13 через шестой вход, Блок 14 вырабатывает 20 сигналы управления работой памяти 5, которые через четвертый выход направляются в полупроводниковую внешнюю память, Сигналы запроса адресов или дан- 25 ных, считываемых из блока 17 направления приема данных, считанных из памяти 5, и сигналы нарушения граничных условий и обнаружения некорректируемых ошибок в данных передаются через 30 пятый выход блока 14 на седьмой вход блока 13 °

Управление работой всех устройств процессора и обеспечение йх взаимодействия осуществляет блок 13 управле35 ния, Блок 13 обеспечивает загрузку .директивы в процессор 4, формирует адрес команд, производит выборку команд из блока 17, дешифрирует код операции принятой команды, анализирует состояние регистров и устройств, участвующих в выполнении анализируемой команды, B случае готовности соответствующих регистров и устройств 45 блок 13 вырабатывает разрешение на выполнение команды и сигналы, задающие временную диаграмму выполнения команды, Блок 13 следит за правильностью передачи информации по каналу, выдаваемой из памяти 5, считанной из блока 17, переводит процессор 4 в исходное состояние по окончании выполнения программы или при нарушении граничных условий, По окончании выполнения программы или при возникнов нии ошибок блок 13 формирует код, который указывает на то, как выполнена программа и передаВ ет его через девятый выход на чет-. вертый вход регистра 18, В исходном состоянии первая переданная по каналу ввода информация воспринимается процессором 4 как директива и первое слово, содержащее управляющую информацию о загрузке программы и параметров и установке ограничений для программы по памяти блока 17 и памяти 5, с выхода регистра 12 поступает на восьмой вход блока 13, Блок 14 управления внешней памятью (фиг ° 3) содержит регистры 23 и 24 нижней и верхней границ адреса, две схемы 25 и 26 сравнения адреса с нижней и верхней границами, триггер 27 ошибки обмена, регистр 28 кода операции, счетчик 29 объема обмена, регистр 30 текущего адреса, регистр 31 приращения адреса, триггер 32 готовности адреса, сумматор 33 адреса-, регистр 34 подготовки данных, триггер 35 готовности данных, регистр 36 адреса, регистр 37 записи данных, схему 38 совпадения, схему 39 сравнения, регистр 40 незанятости кубов, триггер 41 записи, схему 42 кодирования, шестнадцать счетчиков 43 управления кубами, шестнадцать регистров 44 направления приема информации, мультиплексор 45, схему 46 декодирования и регистр 47 передачи информации °

Блок 14 выполняет операции обмена с памятью 5 и полностью контролирует ее работу.

Во время загрузки директивы на первые входы регистров 23 и 24 верхней и нижней границ принимаются граничные условия, поступающие с регистра передачи буфера ввода через четвертый вход блока 14, Указанная передача оеу- ществляется с помощью сигнала управления загрузкой директивы, формируемого блоком 13 и поступающего на первые входы регистров 23 и 24, В процессе выполнения команд обмена в случае, если текущий адрес памяти 5, поступающий на первые входы 25 и 26 схем сравнения, превышает какую-либо границу (значение граничных. условий поступает на вторые входы схем 25 и 26 сравнения с выходов регистров 23 и 24), соответствующая схема 25 или 26 сравнения вырабатывает на выходе сигнал нарушения границы, который поступает на первый или второй. вход триггера 27 ошибки

1539789 обмена и через такт передается в блок 13 с выхода триггера 27 через пятый выход блока 14 °

Выполнение всех команд обмена начинается с загрузки кода операции и количества данньй на первый вход регистра 28 кода операции и на первый вход 29 счетчика объема обмена, Прием количества данных происходит под управлением сигнала установки" режима работы счетчика, который в данном случае разрешает параллельный прием на счетчик 29, Сигнал установки режима формируется в блоке 13 и поступает через шестой вход блока 14 на второй вход счетчика 29 °

Прием кода операции происходит в том случае, если содержание счетчика 29 равно нулю, т,е, в текущий мо- 20 мент, когда блок 14 не выполняет операции обмена, Сигнал нуля счетчика поступает с первого выхода счетчика 29 на второй вход разрешения приема регистра 28 ° 25

При загрузке операций обмена, в которых адреса памяти 5 формируются в блоке 14, из блока 16 регистров через второй вход блока 14 поступают последовательно значения начального 30 адреса и адресного приращения соответственно на первые входы регистра 30 текущего адреса и регистра. 31 приращения адреса, Управление приемом этих значений пРоисходит при помощи сигналов разрешения приема начального адреса и адресного приращения-, поступающих через шестой вход блока 14 на вторые входы регистров 30 и 31, По сигналу разрешения приема на- 40 чального адреса устанавливается триг-: гер 32 готовности адреса, Сигнал разрешения приема поступает на первый вход триггера 32, Операции обращения к памяти 5 мо- 45 гут происходить по непосредственным адресам, формируемым в блоке 44,или .по косвенным адресам, хранящимся в памяти 17+ В случае выполнения операции обмена по непосредственным адре- 5р сам текущий адрес с выхода регистра

;30 текущего адреса и адресное смещение с выхода регистра 31 поступают на оба входа сумматора 33, с выхода которого следующий адрес передается на третий вход регистра 30 °

Разрешением приема следующего адреса и выхода сумматора является сигнал разрешения внешней памяти, .формируемый на".выходе схемы 38 совпадения и поступающий на четвертый вход регистра 30 ° Этот же сигнал поступает на вход сброса триггера 32 готовности адреса, но при обмене по непосредственным адресам сброс триггера по сигналу разрешения внешней памяти заблокирован сигналом кода операции, который поступает с выхода регистра 28 кода операции на третий вход триггера 32 °

При выполнении обмена по косвенным адресам адрес из блока 17 посту1 пает через первый вход блока 14 на пятый вход регистра 30 текущего адреса, Такой способ формирования адреса сохраняется на протяжении всего обмена. Управление передачей адреса из блока 17 памяти осуществляется сигналом разрешения приема адреса, поступающим через шестой вход блока 14 на второй вход регистра 30 и на первый вход триггера 32 готовности адреса, В отличие от организации обменов по непосредственным адресам при обмене по.косвенным адресам адрес принимается на регистр 30 только по сигналам блока 13, а триггер 32 по каждому сигналу разрешения внеш1 ней памяти сбрасывается °

Команды обмена, осуществляющие запись в память 5, требуют .периодической загрузки регистра 32 готовности данных, Данные в виде 64-разрядных слов поступают иэ регистра ввода и блока памяти 17 через четвертый и первый входы блока 14 на первый и второй входы регистра 34 ° Данные в виде слов поступают с выхода блока 16 регистров через второй и третий вхо-. ды блока 14 на третий и четвертый входы регистра 34 ° Управление загрузкой данных в регистр 34 по одному из направлений приема осуществляет блок 13, формируя сигнал разрешения приема данных, поступающий на пятый вход регистра 34, этот же сигнал поступает на первый вход установки триггера 32 готовности данных, Оборудование, предназначенное для приема, анализа и переработки адреса. и данных в блоке 14, представляет собой конвейер, состоящий из регистров 30 и 36 для адреса и .регистров 34 и 37 для данных, причем регистры 37 и 36 являются выходными и связаны соответственно с вторым и третьим выхо1539789

14 дами блок а 1 4, Передача информации в конвейере осуществляется при условии, что есть сигнал разрешения внешней памяти, свидетельствующий о тем,, что разрешена передача адреса и данных при записи в память 5, или передача адреса в память 5 при чтении, а также разрешен запуск счетчиков управления кубами памяти 5 °

Анализ условий продвижения информации в конвейере осуществляет схема 38 совпадения. На входы этой схемы подается следующая информация: на первый

ВхОд — сиГнал О ГQT QBHQ cTH данных с выхода триггера 35, на второй вход— сигнал о готовносТИ адреса с выхода триггера 32, на третий и четвертый входы — сигналы удовлетворения граничным условиям с первых выходов схем 25 20 и 26 сравнения, на пятый вход - сигнал отсутствия конфликта по доступу к кубам, на шестой вход — сигнал ненулевого состояния счетчика 29 объема обмена 25

Сигнал отсутствия конфликта по доступу к куб ам выр аб атыв ает ся схемой 39 сравнения, Последняя представляет собой мультиплексор, на первый вход управления которого поступают 30 младшие разряды текущего адреса с второго выхода регистра 30 ° Младшие разряды указывают номер куба, к которому произойдет обращение по текущему адресу, HG BTQpoH Bxop, данных мультиплексора поступают разряды регистра 40 незанятости кубов, Выходной сигнал схемы 39 свидетельствует об отсутствии конфликта IIQ кубам, При совпадении всех. входных усло- 40 вий схема 38 вырабатывает сигнал разрешения внешней памяти, являющийся основным управляющим сигналом блока 14 и выполняющий следующие функции: Разрешение продвижения конвейе- 45 ра адреса и данных, разрешение сброса соответствующего разряда регистра незанятости кубов, разрешение установки триггера 41 записи, уменьшение состояния счетчика 29 объема обмена на 50 единицу, сброс триггеров 35 и. 32 готовности данных и адреса, причем адреса только в случае обмена по косвенным адресам, Кроме того, сигнал передается в 55 блок 13, где участвует в формировании запроса следующего адреса из блока 17 в случае обмена в режиме косвенной адресации или вызова очередного слова данных из регистра ввода при осуществлении обмена регистра ввода и памяти 5 или из локальной памяти процессора 4 при обмене блока 17 и памяти 5, Этот. сигнал также поступает на первый вход разрешения приема данных регистра 37 записи данных .

Подготовленные на регистре 34 и закодированные в схеме 42 кодирования данные поступают с выхода схемы 42 на второй вход регистра 37, По сигналу разрешения внешней памяти, поданному на первый вход регистра 36 адреса„, осуществляется подача адреса с второго выхода регистра 30 текущего адреса на второй вход регистра 37, Сигнал разрешения внешней памяти, поданный на первый вход триггера записи, разрешает прием признака записи с выхода регистра 28 кода операции при вы полне нии обмена по з аписи данных в память 5 °

По сигналу разрешения внешней памяти, поданному на третий вход счетчика 29 объема обмена, его состояние уменьшается на единицу, Сигнал разрешения внешней памяти разрешает сброс разряда регистра незанятости кубов, поступая на первый вход регистра 40 по младшим разрядам регистра 30, которые подаются с первого выхода регистра 30 на второй вход регистра 40 °

Работой кубов памяти 5 управляют

16 счетчиков 43 управления ° Каждому кубу поставлен в соответствие один счетчик ° Выбор нужного счетчика осуществляется с помощью младших разрядов адреса, поступающих из регистра 30 на первый вход счетчиков 43 °

Запуск выбранного счетчика производится сигналом разрешения внешней памяти, который поступает на второй вход счетчика 43, Счетчик запускается одновременно с приемом адреса и данных на регистры 36 и 37, После запуска счетчик начинает работать с частотой синхронизации процессора 4 и через определенное время, равное циклу работы куба, на выходе счетчика вырабатывается сигнал "Конец цикла", который с нулевого выхода этого счетчика поступает на третий вход регистра 40 и устанавливает соответствующий данному счетчику разряд регистра 40 незанятости кубов, С первого выхода счетчиков 43 через четвер- тый выход блока 14 на память 5 посту1539789

16 пает от каждого счетчика в соответствующий куб последовательность сигналов, задающая временную диаграмму работы куба, Режим считывания из памяти. 5 обеспечивается 16-ю регистрами 44 направления приема, мультиплексором 45 направления приема информации, схемой 46 декодирования и регистром 47 блока 14, В шестнадцать регистров 44 жаправ/ ления приема по сигналу разрешения внешней памяти, поступающему на первый вход регистров, принимается код направления приема считанной информации, Направление определяется кодом операции, поступающим в схему 44 че-. рез второй вход с выхода регистра 28 кода операции, На третий вход регистров 44 подаются младшие разряды регистра 30, которые указывают код куба, из которого производится чтение, и в соответствующий регистр направления приема загружается код направле ния приема, Мультиплексор 45 по сигналу "Конец цикла работы куба", поступающему на первый вход с второго выхода счетчика 43, выбирает соответствующее направление приема информации, которое поступает на второй вход мультиплексора 45 с выхода регистра 44, Код направления приема информации с выхода мультиплексора 45 поступает через пятый выход блока 14 в блок 13, Данные из памяти 5 поступают в блок 14 через пятый вход и анализируются в схеме 46 декодирования, которая исправляет одиночные и двойные и обнаруживает тройные ошибки, Сигнал о некорректированной ошибке формируется на первом выходе схемы 46 и передается через пятый выход блока 14 в блок 13 ° Правильно считанные данные передаются с второго выхода схемы 46 через транслирующий регистр 47 и первый выход блока 14 по направлению, определенному мультиплексором 45, а именно на приемный регистр 8, если выполняется обмен с регистра вывода, либо на вход блока 17, либо на вход блока 16 регистров °

Операции обмена с паматью 5 оканчиваются после того, как счетчик 29 объема обмена переходит в нулевое состояние, и сигнал с второго выхода счетчика 29 поступает на четвертый и второй входы сброса триггера 32 готовности адреса и регистр 28 кода опера10

15 ции соответственно, что переводит блок 14 в состояние ожидания следую" щей операции обмена, Блок локальной памяти содержит счетчик 48 адреса памяти, регистр 49 верхней границы, регистр 50 нижней границы, регистр 5 l адреса локальной памяти, схему 52 сравнения адреса с верхней границей, схему 53 сравнения адреса с нижней границей, схему 54 сборки сигналов нарушения границы, триггер 55 записи, регистр 56 записи, схему 57 дополнения до четности, накопитель 58, регистр 59 чтения и схему

60 контроля четности, Блок 17 обеспечивает запись или чтение данных при темпе обращений одно слово за такт и цикле обращения два такта, 20 Схему блока 17 памяти можно разделить на две части, В одной части происходит прием, формирование и контроль адреса блока 17, Во второй части производится прием, хранение, кон25 троль и выдача данных, Центральное место в адресной части занимает регистр 51 адреса. Этот регистр может принимать информацию из разных устройств.процессора 4 ° Первый вход регистра 51 подключен к регистру команд блока 13 через второй вход блока 17, Эта связь используется при выполнении команд, в которых адрес блока 17 задается в адресном поле команды, На второй вход регистра 51 со счетчика команд блока 13 принимается адрес команды, На третий вход регистра 51 из блока 16.регистров через четвертый

»од блока 17 поступает. содержимое

40. ойеративного регистра, Такая передача осуществляется в командах, где адрес блока 17 указывается в одном из регистров 16 блока регистров ° К четвертому входу регистра 51 подключен

45 счетчик 48 адресов памяти. Счетчик 48 используется- для формирования адресов оперативной:.памяти в командах, организующих обмен между памятью 5 и блоком 1.7, а также в командах обмена с косвенной адресацией, Первоначальное значение счетчика адресов памяти для этих команд принимается через четвертый вход блока 17 на первый вход счетчика 48, Кроме того, счетчик адресов памяти используется при загрузке директивы, Первоначальная установка счетчика 48 в этом случае осуществляется по первому входу счетчика, связанному с выходным регистром бу1539 789

21

22 перевод процессора 4 в состояние ожидания директивы-установку триггера 80, В состоянии ожидания директивы первая переданная через канал ввода ин- . формация воспринимается процессором 4 как директива, С выхода регистра передачи буфера ввода через восьмой вход блока 13 первое слово директивы, содержащее порядок загрузки программы и параметров, поступает на первые входы схемы 81 совпадения и схемы 82 управления загрузкой директивы, На второй вход схемы 81 .совпадения с второго выхода триггера 80 ожидания директивы поступает сигнал о том, что этот триггер установлен. На вы. йоде схемы 81 формируется сигнал, который поступает на второй вход схемы

82 управления загрузкой директивы и 20 разрешает ей прием управляющей информации, Этот же сигнал поступает на второй вход сброса триггера 80 и на первый вход установки триггера 83. приема директивы, после чего будет 25 сброшен триггер 80 ожидания и установлен триггер 83 приема директивы, Во время приема директивы на регистры процессора 4 будут установлены граничные условие и адреса, необходимые для работы программы, а также будут записаны программа и параметры в блок 17.

При приеме директивы с выхода триг35 гера 83 на второй вход схемы 95 сравнения поступает сигнал, который блокирует выборку сигнала разрешения выборки команд, На первом выходе схемы 82 управления загрузкой директи- 40 вы формируется сигнал, который поступает на второй вход счетчика адресов команд и разрешает прием начального адреса программы, поступившего через восьмой вход блока 13 на третий вход 45 счетчика 74 из канала, С этого же выхода схемы 82 сигналы разрешения приема передаются в блок 14 и блок 17, где разрешают прием граничных усло/ вий на регистры границ, С первого

50 выхода схемы 82 сигналы разрешения приема программы и параметров поступают на вторые входы схем управления локальной памятью 87, счетчиком адреса локальной памяти 90 и буфером ввода 94, что позволяет загрузить на счетчик адреса локальной памяти начальный адрес программы и параметров и записать их в блок 17 по адресам, формируемым на счетчике адреса локальной памяти, Все схемы управления функциональными устройствами (схемы 82, 86-94), входящие в состав блока управления, представляют собой конвейер, на ступени которого загружается управляющая информация, что определяет жесткое выполнение временной диаграммы операций процессора 4, По сигналу разрешения приема на ступень конвейера принимается управляющая информация, которая затем передается с одной ступени койвейера на другую в каждый такт синхронизации .. Выход нижней ступени конвейера управления функциональным устройством соединен с входом управления приемом на входные регистры соответствующего исполнительного устройства, По окончании загрузки директивы на втором выходе схемы 82 формируется сигнал, который указывает, что директива загружена, и поступает на второй вход сброса триггера 83 приема директивы. После сброса триггера 83 блок 13 начинает выполнение программы и на выходе схемы 95 формируется сигнал разрешения выборки команд, поступающий на входы разрешения счета счетчика 74 адресов команд, буферного регистра 77 команд и регистра 78 команд, С выхода счетчика 74 первый адрес команды поступает .на первый вход схемы 75 сравнения, на второй вход котЬрой с выхода буферного регистра 76 адресов команд подаются адреса команд, хранящихся в буферном регистре команд. Если адрес, указанный на счетчике 74, не совпадает ни с одним из адресов команд, хранящихся в регистре 77, то происходят запись этого адреса в регистр 76, чтение команды из блока 17 по этому адресу и запись команды в регистр 77, а затем передача ее для выполнения на регистр 78. Р случае несовпадения адресов, на первом выходе схемы 75 появляется сигнал, который поступает на первый вход регистра 76 и разрешает прием адреса с выхода счетчика 74 через второй вход в регистр 76, Сигнал с первого выхода схемы 75 также поступает на второй вход регистра 77 и разрешает прием команды, прочитанной из блока 17, поступившей в блок 13 через второй вход и записанной через третий вход в регистр 77, Сигнал

23

1539789

24 несовпадения с первого выхода схемы

75 сравнения также поступает на тре- тий вход схемы 87 управления локаль-, ной памятью и устанавливает управляющую информацию, по которой из блока 17 будет считана команда, Адрес команды с выхода счетчика 74 через четвертый выход блока 13 передается в блок 17 °

Если адрес команды, указанной на 10 счетчике 74, совпадает с одним из адресов, хранящихся в регистре 76, то соответствующая этому адресу команда поступает из регистра 77 на регистр команд для выполнения ° На втором вы- 15 ходе схемы 75 сравнения появляется сигнал, который передается в ре- . гистр 77 через четвертый вход и раз,решает чтение команды,, соответствующей совпавшему адресу, Команда с выхода регистра 77 посту- . пает на второй вход регистра 78 команд и принимается туда, если на его первом входе есть сигнал разрешения выборки команд, С выхода регист25 ра 78 она поступает на вход дешифратора 79 команд и на четвертый вход счетчика 74 адресов команд, последняя связь используется в том случае, если выполняется команда передачи управления по адресу, укаэанному непосредс