Коммутационное устройство

Коммутационное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для организации обмена информацией ресурсов (процессоров, блоков памяти и т.д.) вычислительной системы. Целью изобретения является расширение функциональных возможностей устройства за счет реализации децентрализованного и приоритетного способа настройки на требуемые соединения. Структурная схема коммутационного устройства содержит два дешифратора 1 и 2, блок управления 3, вход 4 пуска устройства, три первых регистра 5, 6 и 7 и матричный коммутатор 8, информационные входы 9 и выходы 10 устройства, первые 11 и вторые 12 настроечные входы матричного коммутатора, его адресные входы 13, настроечные входы 14 устройства, блок приоритета 15, первый управляющий вход 16<SB POS="POST">1</SB>-16<SB POS="POST">N</SB> устройства, управляющий выход 17<SB POS="POST">1</SB>-17<SB POS="POST">N</SB> устройства, шифратор адреса 18, четвертый и пятый регистры 19 и 20, второй адресный вход 21 матричного коммутатора, блок состояния 22, содержащий демультиплексор 23, регистр состояния 24 и мультиплексор 25, синхронизирующий вход 26 устройства, управляющий выход 27 "Занято-свободно" устройства, второй управляющий вход 28<SB POS="POST">1</SB>-28<SB POS="POST">N</SB> устройства, элементы коммутации 30 матричного коммутатора 8. 3 ил.

СЭОЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (193 (И) Щ)5 G 06 F 15/16

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

1 ,(21) 4400786/24-24. (22) 29.03,88 (46) 30.01.90. Бюл. h- 4 (71) Таганрогский радиотехнический институт им. В.д. Калмыкова (72) В.А. Авдеев, В.В. Жила, Г.Н. Евтеев и Е.В. Ляпунцова (53) 681.325 (088.8) (56) Авторское свидетельство СССР

9 651335, кл. G 06 F 3/04, 1979.

Авторское свидетельство СССР

К - 746492, кл. G Об F 3/04, 1980.

Авторское свидетельство СССР

М 1246109, кл. G 06 F 15/16, 1983.

2 (54) КОММУТАЦИОННОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано для организации обмена информацией ресурсов (процессоров, блоков памяти и т.д.) вычислительной системы.

Целью изобретения является расширение функциональных возможностей устройства за счет реализации децентрализованного и приоритетного способа настройки на требуемые соединения.

Структурная схема коммутационного устройства содержит два дешифратора 1539790 и 2, блок управления 3, вход 4 пуска устройства, три первых регистра

5, 6 и 7 и матричный коммутатор 8, информационные входы 9 и выходы 10 устройства, первые ll и вторые настроечные входы матричного коммутатора,его адресные входы 13, настроечные входы 14 устройства, блок приоритета 15, первые управляющие входы !ц

16 -16 „ устройства, управляющие выходы

17,-17„ устройства, шифратор адреса

Изобретение относится к вычислительной технике и может быть использовано для организации обмена информа- 0 г цией ресурсов (процессоров, блоков памяти и т.д.) вычислительной системы.

Целью изобретения является расширение функциональных возможностей устройства за счет реализации децентрализованного и приоритетного способа настройки на требуемые соединения.

На фиг.l представлена структурная схема коммутационного устройства; на фиг.2 — функциональная схема блока приоритета; на фиг.3 — граф-схема микропрограммы блока управления.

Коммутационное устройство (фиг.1) содержит два дешифратора 1 и 2, блок

3 управления, первый управляющий вход которого является входом 4 пуска устройства, три первых регистра 5, 6 и 7, матричный коммутатор 8, информационные входы 9 и выходы 10 устройства, первые 11 и вторые 12 наст- 4 роечные входы матричного коммутатора, первые адресные входы 13 матричного коммутатора, настроечные входы 14 устройства, блок 15 приоритета, первые управляющие входы 16„-16 устрой- 45 ства, управляющие выходы 17„ -17„ устройства, шифратор 18 адреса, четвертый и пятый регистры 19 и 20, второй адресный вход 21 матричного коммутатора, блок 22 состояния, содержащий демультиплексор 23, регистр 24 состояния и мультиплексор 25, синхронизирующий вход 26 устройства, управляющий выход 27 ."Занято-свободно", вторые управляющие входы 28 -28„ устройства, 55 выход 29 и элементы 30 коммутации матричного коммутатора.

Блок 15 приоритета (фиг.2) содержит первую группу элементов И 31,-3 1„, 18, четвертый и пятый регистры 19 и 20, второй адресный вход 21 матричного коммутатора, блок состояния 22, содержащий демультиплексор 23, регистр состояния 24 и мультиплексор 25 . синхронизирующий вход 26 устройства, управляющий выход 27 "Занято-свободно" устройства, вторые управляющие входы 28„ -28 устройства, элементы коммутации 30 матричного коммутатора 8. 3 ил. вторую группу элементов И 32 -32» третью группу элементов И 33 -33» и четвертую группу элементов И 34, -34„, \ ) у группу элементов ИЛИ 33 -35, триггеры 36 †.36, триггер 37 разрешения опроса, группу элементов ИЛИ 38 -38 и элемент И-НЕ 39. Шифратор 18 адреса является стандартным блоком устройства, содержит элементы ИЛИ и преобразует унитарный код в двоичный.

Блок 3 управления при наличии графсхемы микропрограммы (фиг.3) синтезируется по известным методам как автомат Мура или Мили.

Принцип функционирования устройства заключается в следующем.

Граф-схема микропрограммы, приведенная на фиг.3, описывает работу устройства. По управляющему входу 4 в блок 3 управления поступает сигнал

"Пуск" (П). Блок 3 управления начинает работу и формирует сигнал Yl который осуществляет прием сигналовзапросов в блоке 15 приоритета, пос-, тупающих от ресурсов (абонентов) по управляющим входам 28)-28„. Единичный уровень сигнала-запроса указывает на необходимость обслуживания коммутационным устройством i-ro pecypca.

Сигналы-запросы запоминаются в триггерах 36„-36> блока 15 приоритета.

При наличии одного или нескольких единичных уровней сигналов-запросов блок

15 приоритета формирует сигнал "Общий запрос" (ОЗ) в блок 3 управления. Если сигнал ОЗ = 1, то блок 3 управления вырабатывает сигнал У2 в блок 15 приоритета, по которому в блоке 15 приоритета устанавливается триггер

37 и на выходе 17; (i = l,n) последнего образуется сигнал "Разрешение на обслуживание i-го ресурса. (РО<).

39790 б формирует сигнал У5, стробирующий выходыдешифраторов .1 и 2 (установление заданного соединения соответствующего входа и выхода), сообщающий ресурсу-передатчику о том, что j-й ресурс-приемник свободен (сигнал С на выходе 27, необходимый для определения момента передачи данных ресурсом-передатчиком через матричный коммутатор 8 после того, как в нем установлена связь), и сбрасывающий триггер 37 разрешения опроса в блоке 15 приоритета (фиг.2). В блоке 1% приоритета каждый триггер

361 (i = l,n) содержит, кроме того, несимметричный триггер, выполненный на элементах И 33; и ИЛИ 35;, необходимый для запоминания сигнала опроса и организации последующего сброса триггера 36 по сигналу блока 3 управления с целью перехода к обслуживанию следующего по порядку запроса, хранимого в триггере 361 (k>i).

В том случае, если осведомительные сигналы УС=БС =1 блок управлеУ ния на выходе 27 вырабатывает сигнал Занято", поступающий к ресурсупередатчику. Другая комбинация осведомительных сигналов УС=О и СС=1 определяет ситуацию, когда ресурс закончил передачу данных через матричный коммутатор

8, и осуществляет сброс ранее заданного им соединения (разборка соединительного пути). При этом блок управления формирует сигнал У7, осуществляющий запись кода А>М> из регистра 7 соответственно в регистры 6 (А ) и 5 (М ) и сброс j-ro бита сосЧ тояния в регистре 24 блока 22 состояния. Затем в следующем такте блок 3 управления выдает сигнал У8, стробирующий выходы дешифратора 2 (выполняющий сброс соединительного пути).

Режим сбирания соединения осуществляется подачей кода AN выбирающего

j-й выход матричного коммутатора 8, в соответствии с которым на j-м выхо-

50 де дешифратора 2 формируется единичный уровень сигнала, выбирающий столбец элементов 30, и в этом столбце реализуется сброс установленного соединения, если сигналы на выходах деЪ шифратора 1 имеют нулевые уровни.

После формирования блоком 3 управления сигналов Y>, Y< или У в следу55 ющем такте времени он вырабатывает. 5 15

Кроме того, по сигналу POÄ с помощью шифратора 18 формируется код адреса

i-го ресурса-передатчика, содержащий адрес А соответствующего столбца элементов 30 матричного коммутатора

8 и адрес М „ для выбора соответствую.щей строки элементов 30. Код адреса

А„М „ определяет двоичный номер ресур« са-передатчика (адрес i-го входа матричного коммутатора 8, к которому подключен i-й ресурс-передатчик).

После этого блок 3 упрАвления находится в ожидании поступления сигнала "Прием" (ПР. = 1) от i-ресурса, сообщающего о наличии на настроечных входах 14 адреса приемника (ресурса), с которым хочет установить связь

i-й ресурс-передатчик. При ПР; =1 блок

3 управления формирует сигнал У3, разрешающий прием адреса с настроечных входов 14 в регистр 7.

Формат log ш-разрядного адреса j-ro приемника содержит приэнаковую и адресную части. Признаковая часть (Пр) определяет режимы установления ,соединения (УС) или стирания соединения (СС), а адресная часть содержит адрес А> соответствующего выхо.да элемента матричного коммутатора

8 и адрес М для выбора соответствующего столбца элементов 30. Таким . образом, код адреса А М определяет

j-,é выход матричного коммутатора 8, .к которому подключен j-й приемник.

Кроме того, код адреса A>N поступает на адресные входы блока 22 состояния и адресует с помощью мультиплексора 25 j-й бит состояния регистра

24. Единичное значение j-го бита состояния (БС) свидетельствует о том, что j-й ресурс-приемник занят, а нулевое значение - j-й ресурс-приемник свободен, После записи кода в регистр блок 3 управления анализирует призна ковую часть (Пр) адреса приемника.

Если УС=1 и в регистре 24 блока 22 состояния j-й бит состояния БС =О, то блоком управления формируется сигнал У4, по которому содержимое регистра 7 (код А> и код N ) переписывается соответственно в регистры 6 и 5, j-й бит состояния регистра

24 устанавливается в единичное состояние и код А М с выходов шифрато-: ра 18 заносится соответственно в ре-,: гистр" 20 (А ) и регистр 19 (М ). В следующем такте блок 3 управления

1539790 сигнал У>, поступающий в блок 15 приоритета и осуществляющий сброс i- ro запроса (сброс триггера 36, ). В результате установления триггера 36; в нулевое состояние Hà его инверсном выходе появляется единичный уровень сигнала, который разрешает формирование сигнала на выходах элементов

И 34„+, -340 в блоке 15 приоритета. 10

Блок 3 управления анализирует осведомительныД сигнал 03, приходящий с выхода 29 блока 15 приоритета, и если 03=1 то начидается обслуживание следующего запроса (вновь формиру.f5 ется сигнал 72). При 03=0 и входном сигнале "Конец работы" КР=1, поступающем по входу 26, блок 3 управления заканчивает свою работу,, а при наличии

КР=О повторяет цикл выполнения микро- 20 программы.

Формула изобретения

Коммутационное устройство, содер- 25 жащее два дешифратора, блок управления„ три регистра и матричный комму".. татор, информационные входы и выходы которого соединены соответственно с информационными входами и выходами 3p устройства, вход пуска которого соединен с первым управляющим входом блока управления, информационные входы первого.и второго регистров соединены с выходами соответствующих разрядов третьего регистра, выход старшего разряда которого соединен с вторым управляющим входом блока управления, первый управляющий выход: которого соединен с входами записи пер-. 40 вого ивторого регистров, выходы первого дешифратора соединены с первыминаатро-, ечными входами матричного коммутатора, вторые настроечные входы которого соединены с выходами второго дешиф-45 ратора, вход адреса которого соединен с информационным выходом первого регистра, информационные выходы второго регистра соединены с первыми адресными входами матричного коммута- 50 тора, второй управляющий выход блока управления соединен с входом записи третьего регистра, информационные входы которого соединены с настроечными входами устройства, первый вход управления которого соединен с третьим управляющим входом блока управления, третий управляющий выход которого соединен с выходом "Занято— свободно" устройства, вход синхронизации которого соединен с четвертым управляющим входом блока управления, четвертый и пятый управляющие выходы которого соединены с управляющими входами первого и второго дешифраторов соответственно, о т л и ч а ю— щ е е с я тем, что, с целью расширения функциональных возможноетей за счет реализации децентрализованного и приоритетного способа настройки на требуемые. соединения, в устройство введены блок приоритета, шифратор адреса, четвертый и пятый регистры и .блок состояния, причем информационный вход блока приоритета соединен с вторым входом управления устройства, управляющий вход которого соединен с информационным выходом блока приоритета и входом шифратора адреса, первая группа выходов которого соединена с информационным входом четвертого регистра, а вторая группа выходов — с информационным входом пя- .

:ого регистра, информационный выход которого соединен с вторым адресным входом матричного коммутатора, информационный выход четвертого регистра соединен с адресным входом первого дешифратора, входы записи четверто-. го и пятого регистров соединены с шестым управляющим выходом блока управления, управляющие пятый вход и седьмой выход которого соединены соответственно с управляющими выходом и входом блока приоритета, восьмой управляющий выход блока управления соединен с одноименным входом блока состояния, адресный вход которого соединен с информационными входами первого и второго регистров, информационный выход блока состояния соеди-. нен с.шестым управляющим входом блока управления.

1539790

ЧЬг.Z

Составитель А. Иванов

Редактор А. Лежнина Техред И.Bepec Корректор Т. Малец

Заказ 732 Тираж 5б5 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям-при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101