Устройство автоматической подстройки частоты

Устройство автоматической подстройки частоты

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике. Цель изобретения - повышение быстродействия. Устройство автоматической подстройки частоты содержит делитель 1 с переменным коэф.деления, кодозадающий блок 2, частотный детектор 3, опорный г-р 4, интерационный вычислительный блок 5, преобразователь 6 код-напряжение, перестраиваемый г-р 7, смеситель 8, умножитель 9 частоты, ключ 10, счетчики 11 и 17, блок сравнения 12 кодов, регистр 13 последовательных приближений, формирователь 14 импульсов, триггеры 15, 20 и 25, эл-т И 16, дешифратор 18, эл-ты ИЛИ 19 и 26, удвоитель 21 частоты, коммутатор 22, реверсивный счетчик 23 и блок сдвига 24 кода. Цель достигается путем обеспечения работы с удвоенной тактовой частотой. 1 ил.

СОЮЗ СОНЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

»9>Я0ш>1 5399Щ (51)5 Н 03 L 7/!8

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГННТ СССР

1 (61) 1298915 (21) 4285189/24-09 (22) 15.07.87 (46) 30.01 90. Бвл. Р 4 (72) В. Л. Кузнецов (53) 621.396.662(088.8) (56) Авторское свидетельство СССР к- 1298915, кл. Н 03 L 7/18, 1985. (54) УСТРОЙСТВО АВТОМАТИЧЕСКОЙ ПОДСТРОЙКИ ЧАСТОТЫ (57) Изобретение относится к радиотехнике. Цель изобретения — повычение быстродействия. Устройство автоматической подстройки частоты содержит делитель 1 с переменным коэА. деления, 2 кодозадающий блок 2, частотный детектор 3, опорный r- р 4, итерационный вычислительный блок 5, преобразователь

6 код — напряжение, перестраиваемый г-р 7, смеситель 8, умножитель 9 частоты, кляч 1Î, счетчики 1! и 17, блок сравнения 12кодов,,регистр 13 последовательных приближений, формирователь

14 импульсов, триггеры 15, 20 и 25, эл-т И 16, дешифратор 18,эл-ты ИЛИ 19 и 26, удвоитель 21 частоты, коммутатор 22, реверсивный счетчик 23 и блок сдвига 24 кода. Цель достигается путем обеспечения работы с удвоенной тактовой частотой. ил.

3 153999

Изобретение относится к радиотех нике, может быть использовано в устройствах автоподстройки частоты.

Целью изобретения является повыше5 ние быстродействия.

На чертеже представлена структурная электрическая схема устройства.

Устройство содержит делитель 1 с переменным коэффициентом деления, кодозадающий блок 2, частотный детектор (ЧД) 3, опорный генератор (ОГ)

4, итерационный вычислительный блок (ИВБ) 5, преобразователь 6 код — напряжение, перестраиваемый генератор, 7, смеситель 8, умножитель 9 частоты, ключ 10, счетчик 11, блок 12 сравне ния кодов, регистр 13 последовательных приближений, формирователь 14 им. пульсов, первый триггер 15, элемент 20, И 16, дополнительный счетчик 17, де,;шифратор 18, элемент ИЛИ 19, второй триггер 20, удвоитель 21 частоты, коммутатор 22, реверсивный счетчик

23, блок сдвига кода (БСК) 24, до- 25 полнительный триггер 25, дополнительный элемент ИЛИ 26.

Устройство работает следующим образ ом.

Величина управляющего напряжения на выходе преобразователя 6 код — напряжение может принимать и фиксирован

I ных значений. Число и обычно выбирает-, ся исходя из требуемой точности подстройки перестраиваемого генератора 7

35 следующим образом: и = 1п ((й „- f„„„)/Ëf1+ 1, где f ий — соответственно мак- 40 макс мни симальная и минимальная частота перестраиваемого генератора 7

intf... ) - означает операцию 45 взятия целой части числа, заключенного в скобки.

В соответствии с выбранным значением и число двоичных разрядов реверсивного счетчика 23 и входящего в итерационный вычислительный блок 5 регистра 13 выбирается равным и = 1пй (108 >п ) + 1 °

В статическом режиме после окончания подстройки частота сигнала на вы9 4

1 ходе перестраиваемого генератора 7 равна 4ь » = fo> + Р + 1,,»„ где f, — частота ОГ 4;

N — коэффициент деления делителя 1, величина которого устанавливается кодозадающим блоком 2; р — коэффициент умножения умножителя 9;

f Ä вЂ” величина абсолютной погрешности частоты., не превышающая требуемой точности подстройки d f

На частотный детектор 3 поступают сигналы, частоты которых отличаются друг от друга на величину fo /11. Это значение разницы частот не превышает величины зоны нечувствительности ЧД 3, которая выбирается равной f /N „. В этом случае на выходе ЧД 3 имеется постоянный уровень напряжения, в ре-. гистре 13 и реверсивном счетчике 23 сохраняется код, соответствующий требуемой рабочей частоте, триггеры 25 и 20 находятся в .состоянии, при котором сигналы с выходов коммутатора

22 и смесителя 8 не проходят соответственно через элемент И 16 и ключ 10 на входы счетчиков 17 и 11 соответственно. Триггер 15 находится в нулевом состоянии, в результате чего на выход коммутатора 22 проходит сигнал с выхода ОГ 4 частотой f а БСК 24 передает входной код на выход без сдвига, При смене кода частоты в кодозадающем блоке 2 изменяется коэффициент деления делителя 1, и частотная ошибка между сравниваемыми сигналами ЧД 3 превьиает величину его зоны нечувствительности. В результате на выходе

ЧД 3 формируется сигнал, который поступает на вход ИВБ 5, следствием чего является появление импульса на выходе формирователя 14, и начинается процесс подстройки.

Подстройка частоты осуществляется в два этапа. На первом:этапе система автоподстройки работает в режиме смещения границ исследуемого диапазона частот за счет последовательного половинного деления диапазона перестройки во время каждого цикла. При этом производится поразрядное изменение выходного кода ИББ 5 и его корреиция на основе сигнала частотного

Число, хранящееся в счетчике 17

II I II

О

О

О !

1

О

2

1+2

5 1539 рассогласования, формируемого блоком

12. Реверсивный счетчик 23 работает на этом этапе как буферный регистр.

На первом этапе подстройка осущест5 вляется за k циклов, каждый иэ которых состоит из 1 тактов измерения и двух дополнительных тактов. Максимальное число циклов 1 „,„определяется количеством разрядов .регистра 13

1с,„m 1nt 51о8 и 3 + 1 °

Число тактов измерения в каждом цикле зависит от требуемой точности подстройки Л f = 2 и fичастоты,,поступающей на тактовый вход ИВБ 5

1 = int Г2 f, /дй,3+ 1

= int(f /дК j+

На втором этапе подстройки, состоящем из одного цикла, производится измерение частотного рассогласования с удвоенной точностью (df } дпя значе- 25 ния кода управления, записанного в реверсивном счетчике 23 после окончания первого этапа, и коррекция этого значения на плюс-минус единицу младнего разряда при необходимости в соот-ЗО ветствии с апгоритмом описанным ниже.

Таким образом, подстройка частоты в предложенном устройстве производится за (ш+1) циклов.

Первый цикл подстройки начинается после появления импульса на выходе формирователя 14 импульсов, который устанавливает первый триггер 15 и дополнительный триггер 25 в единичное состояние, а дополнительный счетчик 40

17 и регистр 13"в нулевое состояние.

Единичный выходной сигнал первого триггера !5 переключает коммутатор 22 в состояние, когда на его выход проходит сигнал 2 f с выхода опорного ге» нератора 4 через удвоитель 21, этот сигнал переключает БСК 24 в состояние, обеспечивающее сдвиг кода частотного рассогласования с выхода счетчика ll влево на один разряд, т.е. умножение на два, и через дополнительный элемент ИЛИ 26 переводит реверсивный счетчик 23 в режим работы буАерного регистра, запрещая работу в режиме счета. Единичный сигнал на выходе третьего триггера 25 разрешает прохождение импульсов удвоенной тактовой частоты 2 Е через элемент И 16 на вход дополнительного счетчика 17, ем999 6 кость которого выбирается равной ? =

=1+ 2.

Дешифра то р 8 о сущес твл я е т п р ео бразование кода дополнительного счетчика !7 в трехразрядный позиционный код на своих выходах в соответствии с таблицей истинности

Выходы дешиАратора !8

Во время первого такта на первом выходе дешиАратора 18 Аормируется сигнал логической единицы, который производит установку счетчика 11 в нуле во е со с то ян ие.

При переходе к второму такту по перепаду сигнала из единиць в нуль на первом выходе деииАратора 18 производится запись единицы в m-й (старший) разряд регистра 13 ка первом

;цикле, а на i-м ц псле подстройки в

:(ш-д+1)-й раз ряд. Этот же сигнал производит перезапись кода регистра

13 в реверсивный счетчик 23, и этот код после преобразования в преобразователе 6 в управляющее напряжение определяет частоту выходного сигнала перестраиваемого генератора 7.

Во время второго такта единичный сигнал на втором выходе дешифратора

l8 устанавливает второй триггер 20 в единичное состояние, которое обеспечивает замыкание ключа 10 и разрешает тем самым прохождение выходного сигнала смесителя 8 на вход счетчика 11.

В течение последующих 1 тактов на выходе второго триггера 20 сохраняется сигнал единичного уровня и производится измерение частоты выходного сигнала смесителя 8 путем заполнения счетчика 11.

Во время (1 + 2)-ro такта единичньй сигнал на третьем выходе дешифратора 18 устанавливает второй триггер

20 в нулевое состояние, размыкая тем самым ключ 10 и прекращая заполнение счетчика 11. За время этого такта производится сравнение кода, накопленного счетчиком 11 к моменту окончания счета N = Nl, с кодом на выхо1539999 де кодозадар>щего блока 2 N „„ с учетрм масштабного множителя 1 и измене" ийе (в случае необходимости) кода, хранящегося в регистре 13.

По результатам сравнения кодов в блоке 12 сравнения кодов возможны три варианта: И = N ð„„, М Х„„ ; М < Nq

При М = N „на первом выходе бло- 10 ка 12,формируется сигнал логической единицы (на втором — нуль, который поступает на соответствующий вход регистра 13 и производит остановку вычислений, поскольку в этом случае кодовая комбинация в регистре 13 и, соответственно, реверсивном счетчике..

23 соответствует отклонению частоты перестраиваемого генератора 7 от заданного значе на величину f, не п1>евьпчающую требуемой на данном этап точности подстройки и Е, .

Этот >ке сигнал проходит через эле1 м нт ИЛИ 19 и устанавливает первый т1>иггер 15 в нулевое состояние. После 25 чего пачинается второй этап подстройки.

При N ..) „ сигнал логической единицы формируется на втором выходе (на первом — нуль) блока 12 и, посту- 30 пая на соответствующий вход регистра

13, осуществляет коррекцию кода регистра 13 — сброс в нуль старшего разряда на первом цикле подстройки и (>>>-i+1)-го разряда на i-м цикле. Коррекция состояния соответствующих разрядов реверсивного счетчика 23 производится на следующем цикле подстройки при переходе от первого такта к второму одновременно с записью единицы 40 в следующий (младший) разряд регистра

13 последовательных приближен>й.

При И < N „, на обоих выходах блока 12 формируются сигналы логического нуля, корректировка кода регистра 13 g5 и, соответственно, реверсивного счетчика 23 не происходит, поскольку в данном случае дпя уменьшения частотно-го рассогласования необходимо увеличить управляющее напряжение с выхода преобразователя 6.

После окончания (1 + 2)-го такта заканчивается i-Q цикл подстройки, в результате которого определено значение (m"i+1)-ro разряда регистра 13 по-

55 следовательных приближений., Определение значения разрядов регистра 13 s ходе подстройки частоты происходит от старших разрядов к младшим.

Далее процесс подстройки повторяется в соответствии с описанным алгоритмом до окончания цикла, на котором фиксируется равенство кодов, либо до завершения всех m циклов.

Таким образом, после окончания первого этапа на выходе э,пемента

ИЛИ 19 формируется единичный сигнал, который устанавливает первый триггер

15 в нулевое состояние, однако третий триггер 25 своего состояния не изменяет, и импульсы тактовой частоты

/ проходят через элемент И 16 на вход дополнительного счетчика 17.

На втором этапе подстройки нулевой выходной сигнал первого триггера 15, поступая на вход управления коммутатора 22, переключает его таким образом, что íà его выход проходит сигнал с частотой опорого генератора Г„ .

Этот же сигнал нулевого уровня посту пает на вход управления БСК 24 и устанавливает его в состояние, обеспечивающее трансляцию входного кода на выход блока без сдвига, а также на второй вход дополнительного элемента

ИЛИ 26, снимая тем самым блокировку коррекции кода реверсивного счетчика

23, которая была на первом этапе °

Далее процесс подстройки, описанный выше, повторяется. Отпичие состоит в том, что длительность каждого такта, в том числе и времени счета, г в два раза больше, чем на первом этапе.

Единичное состояние дополнительного триггера 25 разрешает прохождение сигнала тактовой частоты 1 через элемент И 16 на вход допопнительного счетчика 17. Во время первого такта на первом выходе,дешифратора 18 формируется сигнал логической единицы, который устанавливает счетчик 11. в нулевое состояние.

При переходе к второму такту перепад сигнала из "1" в "0" на первом выходе дешифратора 18 переписывает состояние регистра 13 в реверсивный счетчик 23, при этом состояние регистра 13 не изменяется. Единичный сигнал на втором выходе дешифратора 18 устанавливает второй .триггер 20 в единичное состояние, которое обеспечивает замыкание ключа 10 и разреша" ет тем самым прохождение выходного сигнала смесителя 8 через ключ 10 на вход счетчика 11 В течение следующих

1 тактов на выходе второго триггера

9 1539

20 сохраняется сигнал единичнога уровня и производится измерение частоты выходного сигнала смесителя 8 с удвоенной точностью путем заполнения счет5 чика 11. На (1 + 2)-м такте единичный сигнал формируется на третьем выходе дешифратора 18 и устанавливает второй триггер 20 в нулевое состояние, размыкая тем самым ключ 10 и прекращая заполнение счетчика 11. Далее за время этого такта производится сравне ние кода, накопленного к моменту окончания счета счетчика 11, с кодом на выходе кадозадающего блока 2. После окончания (1 t 2)-го такта перепад сигнала из "1" в "0" на третьем выходе дешифратара 18 поступает на тактовый вход дополнительного триггера 25 и устанавливает на его выходе состоя- 2р ние, равное входному, т.е. нулевое, .так как первый триггер 15 установлен в нулевое состояние при переходе ат первого этапа к второму, Нулевой сигнал на выходе дополнительного тригге- 25 ра 25, поступая на элемент И 16, запрещает прохождение сигнала тактовой частоты f на вход дополнительного счетчика 17.

Па результатам сравнения кодов на Зр (1 + 2)-м такте второго этапа под-. стройки также возможны три варианта:

M = N p, М 1 „„р M) Nyp.

При М = N qqp на первом выходе блока 12 формируется сигнал логической единицы, а на в тором — нуль. Э то т сиг. нал не изменяет состояния регистра 13 и через дополнительный элемент ИЛИ 26 асуществялет блокировку коррекции состояния реверсивного счетчика 23, ко- 4р торое в этом случае не изменяется.

При М > N ö, сигнал логической единицы формируется на втором выходе на первом — нуль блока 12. Под действием этого сигнала, поступающего на 45 информационный вход реверсивного счет чика 23, в тактовый момент времени, определяемья перепадом из "1" в "0" сигнала на третьем выходе дешифратара

18, производится коррекция кода ревер 5р сивного счетчика 23 на единицу младшего разряда в сторону уменьшения.

При М С N д на обоих выходах бло-, ка 12 формируются сигналы нулевого уровня.. Под действием нулевого сигна- 55 ла на втором выходе блока 12 в момент перехода сигнала на третьем выходе дедешифратара 18 из "1" в "0" произво-." дится коррекция .кода реверсивного

999 счетчика 23 на едиш цу младшего раз = ряда в сторону увеличения.

Процесс подстройки на этом заканчивается.

Таким образок„ максимальное время поиска кодовой комбинации, соответствующей заданной частоте перестраиваемого генератора 7 с ошибкой,не превышающей заданнага значения df, равно (ш + 2)(1 + 2)/2 f

Быстродействис жвестнага устройства равно

=m (1 + 2)/f

Таким образом, быстродействие предлагаемого,страйства при н > 3 в (2 m/m + 2) раза вьппе, чем у известного устройства при одинаковой тач— ности подстройки. Это достигается благодаря работе с удвоенной тактовой частотой 2 Г„, а требуемая точность подстройки обеспечивается дополнительным циклом подстройки с удвоенной тачностьи (тактавая частота равна 1 ) и последующей коррекцией к ода управления, Формула изобретения

Устройство автоматической под-. стройки частоты па авт. св. Р 1298915 отличающееся тем,что, с целью повышения быстродействия, так тактовый вход итерационного вычислительного блока соединен с выходом опорного генератора через введеные последовательно соединенные удвоитель частоты и коммутатор, второй вход которого подключен к выходу опорного генератора, выход итерационного вычислительного блока соединен с входом преобразователя код — напряжение че -. рез .введенный реверсивный счетчик, при этом входами реверсивного счетчика являится входы начальной установки, а выходами — разрядные выходы реверсивного счетчика, выход счетчика соединен с входам блока сравнения кодов через блок сдвига кода, а в итерационном вычислительном блоке выход первого триггера соединен с вторым входом элемента И через введенный дополнительньй триггер, входом которого является информационный вход, кроме того, между гервым выходом блока сравнения кодов и входом разрешения

Составитель А. Кабанов

РеДактоР Л. ВеселовскаЯ ТехРед JI.Сердюкова КоРРектоР C. Черни

Тирам 638

Подписное

Заказ 231

ВН 1ИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101

ll 1539999 счета реверсивного счетчика введен дополнительного триггера, вход устадополнительный элемент ИЛИ, второй нонки которого подклвчен к выходу вход которого подключен к управляющим ФормирователЯ импУльсов, вхоД РазРевходам блока сдвига кода и коммутато- кения записи Реверсивного счетчика

5 ра, а также к выходу первого тригге- соединен с первым выходом дешифратора, причем вход синхронизации ревер- Ра, а инАормапионный вхоД РевеРсивсивного счетчика соединен с третьим ного счетчика — с вторым выходом бловыходом дешифратора и тактовым входом ка сРавнениЯ коДов.