Устройство для отладки многопроцессорных систем

Устройство для отладки многопроцессорных систем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники. Целью изобретения является повышение быстродействия при отладке программ. Устройство позволяет задать последовательность и задержки запуска выполнения программ процессорами отлаживаемого устройства, а после окончания прогона отлаживаемых программ позволяет восстановить реальную последовательность взаимодействия процессоров отлаживаемого устройства. Устройство содержит блок 1 сравнения, элементы НЕ 10, 12 и 13, триггер 2, первый 3, второй 6 и третий 9 счетчики импульсов, мультиплексор 4, схему 7 сравнения и блок 5 оперативной памяти. 2 ил.

СОЮЗ СОВЕТСКИХ . СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (Н) А3 (51) 5 G 0b F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMY СВИДЕТЕЛЬСТВУ

X отлажидаенану устроостЦ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4409890/24-24 (22) 02.02.88 (46) 07.02.90. Бюл. Р 5 (71) Институт кибернетики им.В.N.Глу(зкова (72) О.В.Пвелодуб, A.В.Палагин и В.И.Сигалов (53) 681.3(088.8) (56) Микропроцессорные системы программирования и отладки. Под ред. .В.А.Мясникова. М. . Энергоатомиздат, 1985, с. 115.

Авторское свидетельство СССР

N - 1446624, кл. С Ob Г 11/28, 1987. (54 ) УСТРОЙСТВО ДЛЯ ОТЛАДКИ МИОГОПРОЦЕССОРНЬБ СПСТН(2 (57) Изобретение относится к вычислительной технике. Целью изобретения является повьппение быстродействия при отладке программ. Устройство позволяет задать последовательность и задержки запуска выполнения программ процессорами отлаживаемого устройства, а после окончания прогона отлаживаемых программ позволяет восстановить реальную последовательность взаимодействия процессоров отлаживаемого устройства.

Устройство содержит блок 1 сравнения, элементы HE 10, 12 и 13, триггер 2, первый 3, второй 6 и третий 9 счетчики импульсов, мультиплексор 4, схему

7 сравнения и блок 5 оперативной памяти. 1 з.п. ф-.лы, 2 ил.

1541616

Изобретение относится к вычислительной технике и может быть использовано при создании микроЭВИ, микроконтроллеров и других устройств на основе микропроцессоров.

Цель изобретения — повышение быстродействия при отладке про> рамм.

На фиг. 1 приведена схема предлагаемого устройства для отладки много- ig процессорных систем; на фиг. 2 — схема блока сравнения.

Устройство для .отладки многопроцессорных систем состоит иэ блока 1 сравнения, триггера 2, счетчика 3 им- 15 пульсон, мультиплексора 4, блока 5 оперативной памяти, счетчика 6 импуль сов, схемы 7 сравнения, элемента И 8, счетчика 9 импульсов, элемента НЕ 10, дешифратора 11, элементов HE 12 и 13, 20 элемента И 14. Кроме того, устройство содержит группу информационных вхоцоввыходов 15, вход 16 чтения, первую . группу информационных входов 17, вход fB задания рехсима, выход 19 прерыва- 25 ния, группу адресных входов 20, вторую группу информационных входов 21, вход 22 обрацения, выход 23 переполнения счетчика 6, синхровход 24, вход

25 записи, выход 26 сброса и выход

27 синхронизации запуска. Блок 1 сравнения (фиг. 2) содержит блок

28 оперативной памяти и мультиплексор 29.

Устройство работает следующим обр.азом.

Цикл отладки состоит из этапов управления и трассировки. На этапе управления сигнал на входе 18 имеет 40 уровень "Лог."0". Этот сигнал поступает в блок 1 и разрешает запись в блок 1 адреса. при появлении которо- го на входах 20 устройства на тапе трассировки будет прекращена запись информации в блок 5 оперативной памяти. Затем программируется третий счетчик 9 импульсов. При выполнении управляюцей ЭВМ записи по определенному адресу срабатывает дешифратор

11 и на его выходе появляется сигнал логической "1", по которому в третич счетчик 9 импульсов заносится информация с его информационных входов.

Этот счетчик является вычитаюцим, на его выходе переполнения, допускаюцем объединение по схеме "Монтажное ИЛИ", появляется сигнал уровня логического

"0" (отсутствие переполнения).

Лналогично программируется второе ус тройст во для отладки многопр оцессорных систем. Затем управляюцая ЭВМ запускает выполнение программ в отлаживаемом устройстве и выставляет сигнал уровня "1" на входе 18 устройства, что означает переход к эта пу трассировки. По переходу сигнала на входе 18 в состояние "t" триггер

2 устанавливается в единичное состояние и разрешает счет в счетчике 3 импульсов.

Управляюцая ЭВМ программирует первое и второе устройства для отладки многопройессорных систем последовательно и на выходе элемента И 12 появится сигнал при условии, когда все устройства для отладки многопроцессорных систем перейдут в режим трассировки, ° При этом сигнал на выходе второго элемента И 14 будет повторять сигнал на его синхровходе 24. Предварительно записанная информация в третий счетчик 9 импульсов определяет задер><ку запуска выполнения отлаживаемой программы, которая задается в единицах периода сигнала тактировки на синхровходе 24 устройства. Отсчитав заданное число импульсов, третий счетчшс 9 импульсов выдает на своем выходе 26 единичный сигнал, блокируя прохождение импульсов тактировки через элемент И 14. Выход 26 устройства подключен к входу сброса процессора отлаживаемого устройства и при появлении на нем сигнала уровня

"Лог."1" процессор начинает выполнение отлаживаемой программы.

На этапе трассировки сигнал на входе 22 имеет уровень "Лог."1" в течение времени, пока длится цикл шины первого процессора отлаживаемого устройства и уровень "JIor. "0" в течение остального времени, Если циклы шины идут непрерывно один за другим, то на входе 22 присутствуют короткие импульсы уровня "Лог,"0", по положительному перепаду (переходу из низкого уровня в высокий) сигнал на входе 22 значение на выходе счетчика

3 импульсов увеличивается на единицу.

Присутствуюций на управляюцем входе мультиплексора 4 сигнал уровня "Лог.

"1" разрешает передачу информации на выходы мультиплексора 4 с его второй группы информационных входов. Код на выходе счетчика 3 импульсов является адресом занесения информации в блок

5 .1 541616 6

5 оперативной памяти, информация за- гопроцессорных систем не ограничено носится по отрицательному перепаду двумя и может быть любым, (переходу из высокого уровня в низкий) Реагируя на полученное прерывание, сигнала на входе 22 с информационной управляющая ЭВМ останавливает выполи адресной магистралей первого про5 нение программ процессорами отлаживацессора отлаживаемого устройства и яв- емого устройства и переходит к этапу ляется трассой выполнения программы управления. устанавливая на входе 18 этим процессором. сигнал "Лог. "О". При этом на выходы

Одновременно в блок 5 оперативной 10 мультиплексора 4 поступают коды с памяти заносится информация с инфор- его первой группы информационных вхомационных выходов счетчика 6 импуль- дов. Управляющая ЭВМ, выставляя соотсов, который подсчитывает число им- ветствующие коды на первых адресных пульсов синхронизации первого процес- входах, может прочитать трассировочсора отлаживаемого устройства на син- 15 ную информацию из блока 5 оперативной хровходе 24, поступившее с момента памяти. Цикл отладки завершен. последней записи в блок 5 оперативной Таким образом, зная величину перипамяти. При переполнении счетчика 6 ода импульса синхронизации каждого импульсов на его выходе 23 переполне- процессора отлаживаемого устройства ния появляется импульс уровня "Лог, 20 и принимая во внимание, что длитель"1", которьп|, пройдя через схему 7 ность цикла шины процессора всегда сравнения, поступает на тактовый вход кратна целому числу периодов синхросчетчика 3 импульсов и увеличивает сигнала этого процессора, можно указначение числа на его выходах на еди- зать момент выполнения любого цикла ницу, адресуя следующее слово блока 25 шины по отношению к моменту прекраще5 оперативной памяти. Если длитель- ния записи информации в блок 5 операность текущего цикла шины превышает тинной памяти. Поскольку запись индва периода появляения импульсов на формации в блок 5 оперативной памяти выходе переполнения счетчика 6 импуль- прекращается одновременно во всех сов -процесс адресации нового слова 30 устройствах, можно восстановить ре1 блока 5 оперативной памяти повторяет- альную последовательность выполнения различными процессорами отлаживаемого

На этапе трассировки коды с маги- устройства циклов шины. Запуск выполстрали адреса первого процессора от- . нения программ процессорами отла>килаживаемого устройства поступают так- ваемого устройства также засинхрони35 же в блок 1 сравнения и сравниваются зираван (спгнал на выходе 27 устройс записанным там адресом осталова, ства), причем имеется возможность запри совпадении адресов на выходе бло- давать различные задержки запуска выка 1 сравнения появляется импульс полнения программ различными процесуровпя "Лог. "1", который устанавлива- 4р сорами. ет триггер 2 в нулевое состояние, за- Блок 1 сравнения работает следуюпрещая счет счетчику 3 импульсов, и щим образом. На этапе управления сигчерез элемент НЕ 10 поступает на выход нала на управляющем входе мультиплекt1 t I 11

19 прерывания устройства. Анало- сора 29 имеет уровень Лог. О, разгично работает второе устройство 45 решая прохождение кодов на выход для отладки многопроцессорных сис- мультиплексора с его первой группы тем. Выходы прерываний устройств объ- входов. Эти коды являются адресами, динены по схеме "Ионта>кное ИЛИ", при- по которым управляющая ЭВМ записывачем нагрузочное сопротивление распо" ет в блок 28 оперативноп памяти инфорложено в управляющей ЭВИ. Импульс 5п мацию, сопровожцая ее управляющим сиги ерывания появившийся на выходе 19 налом по входу 25 записи. В блок 28 ания устройства пройдя через оперативной памяти записывается едиэлемент HE 13 каждого устройства, ница по адресу прекращения трассировустанавливает в нулевое состояние в ки и нуль по остальным адресам. каждом устройстве триггера 2 и запись 55 На этапе трассировки сигнал на упинформации в блок 5 оперативной па- равляющем входе мультиплексора 9

2о

l1 Ч 11 мяти одновременно прекращается во принимает уровень Лог. 1 и на адресвсех устройствах. Кисло одновременно ные входы блока 28 оперативной памяти работающих устройств для отладки мно- поступают коды с вторых адресных вхо1541616 дов блока 1 сравнения, При появлении на. этих адресных входах адреса, совпадаюцего с заданным в качестве условия прекрацения трассировки, на выходе блока 28 оперативной паияти появля-5 ется сигнал уровня "Лог."1", Чтение из блока 28 оперативной памяти производится при наличии сигнала уровня

"Лог."1" на входе чтения блока 1 срав

10 кения .

Ф о р м ул а и з о б р е т е н и я

1. Устроиство для отл дки многопроцессорных систеи, содержащее блок сравнения, первый элемент НЕ, триггер, первый и второй счетчики импульсов, мультиплексор, схему сравнения и блок оперативной памяти, причем первая группа адресных входов устройства соединена с первыми группами информлционных входов блока сравнения и мультиплексора, группа выходов которого соединена с группой адресных входов 25 блока оперативной памяти, группа информационных выходов блока оперлтив— ной паияти через двунаправленную магистраль соединена с второй группой ин формационных входов блока сравнения и является -группой инфорилционпых входов-,выходов устройства, гыход равенства блока сравнения через первый элемент НЕ соединен с выходом прерывания устройства, информационный вход триггера соединен с шиной единичного потенциала устройства, выход триггера соединен с ьходои установки нуля первого счетчика импульсов, группа информационных выходов которого соединена с второй группой информационных ,входов мультиплексора, вход задания

1 режима устройства соединен с тактовым входом триггера, разрешающии входом блока сравнения и управляющим вхо-45 дом мультиплексора, вход признака чтения устройства соединен с входом чтения блока оперативной памяти, первая группа информационных входов блока ,оперативной памяти соединена с третьей группой информационных входов блока сравнения и является первой группой информационных входов устройства, вторая группа информационных входов устройства соединена с второй

Группой инфориационных входов блока оперативной памяти, выход равенства

Схемы сравнения соединен с тактовым входом первого счетчика импульсов и с входом записи второго счетчика импульсов, группа информационных выходов которого соединена с третьей группой информационных входов блока оперативной памяти,. выход переполнения второго счетчика иипульсов соединен с первыи входои схемы сравнения, информационный вход второго счетчика импульсов соединен с шиной нулевого потенциала устройства, вход обрлцения устройства соединен с вторыи входом схемы сравнения, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия при отладке программ, в устройство введены. третий счетчик импульсов, первый и второй элементы И, второй и третий элеиенты

НЕ и дешифратор, причем выход первого элемента И соединен с0 счетным входои второго счетчика импульсов, группа информационных входов-выходов устройства через двунаправленную магистраль соединена с группой информлционпых входов третьего счетчика импульсов, . выход переполнения которого соединен с первым входои первого элемента И, с инверсным входои второго элемента И и является выходом сброса устройства, первая группа адресных входов устройства соединена с группой информационных входов дешифрлтора, выход которого соединен с входои злписи третьего счетчика импульсов, вход записи устpoIIcTBB соединен с входои злппси блока сравнения и с тактовым входом. дешифратора, выход первого элеиентл НЕ через второй элемент НЕ соединен с входои обнуления триггера, вход задлнця режима устройства соединен через третий элемент НЕ с первым входом второго элемента И и с выходом синхронизации запуска устройства, спнхровход устройства соединен с вторыми входаип первого и второго элеиентов И.

2. Устройство по и. 1, о т л и— ч а ю ц е е с я теи, что блок сравнения содержит мультиплексор и блок оперативной плияти, причеи первая, вторая и третья группы информационных входов блока соединены соответственно с первой группой информационных входов иультиплексбра, группой информационных входов блока оперативной памяти и второй группой информационных входов мультиплексора, группа выходов которого соединена с группой адресных входов блока оперативной пл ятп, уп9 1541616 1О равляющий вход, вход записи и чтения входами записи и чтения блока операблока соединены соответственно с уп- тивной памяти, выход которого являетравляюцим входом мультиплексора, с ся выходом неравенства блока.

17

1В

Составитель И.Сигалов

Редактор Л.Козориз Техред М.Дидык Корректор С.Черни

Заказ 282 Тираж 565 Подписное

ВНИИПИ Государственного комитета по изобретениям и открь(тиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г.ужгород, ул. Гагарина,1(1

II lf

101