Устройство для передачи и приема информации

Устройство для передачи и приема информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи и может использоваться для передачи цифровой информации. Устройство осуществляет передачу информации пакетами с кодированием и декодированием информации путем перемещения и деперемещения символов на передающей 1 и приемной 9 сторонах соответственно, что повышает помехоустойчивость устройства. Устройство содержит кодеры 2,3,7, генератор 4 кода, узел 5 управления, элемент исключающее ИЛИ 6, канал 8 связи, блок 10 тактовой синхронизации, декодер 11 и узел 12 цикловой синхронизации. 4 з.п.ф-лы, 30 ил.

СОЮЗ СОВЕТСКИХ .

РЕСПИЬЛИН (51)5 G 08 С 19/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ О©ЯАРОТВЕККЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И 0ТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4428561/24-24 (22) 23.05.88 (46) 07.02.90. Бюл. Р 5 (71) Московский электротехнический институт связи (72) Б.Г.Борисов и P.Т.Пантикян (53) 621.394.74(088.8) (56) Патент США Р 4312070, кл. 371/40, опублик . 1982.

Тутевич В.Н.Телемеханика. - М.:

Энергия, 1973, с. 360, рис. 17-1. (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА

ИНФОРМАЦИИ (57) Изобретение относится к электро„,Я0„„1541651 . А 1

2 связи и может использоваться для передачи цифровой информации. Устройство осуществляет передачу информации пакетами с кодированием и декодирова- . нием информации путем перемещения и деперемещения символов на передающей

1 и приемной 9 сторонах соответственно, что повьппает помехоустойчивость устройства. Устройство содержит кодеры 2, 3, 7, генератор 4 кода, узел 5 управления, элемент ИСКДОЧАИ61ЕЕ ИЛИ 6, : канал 8 связи, блок 10 тактовой синхронизации, декодер 11 и узел 12 цикловой синхронизации. 4 з.п. ф-лы, 30 ил.

1541651

Изобретение относится к электросвязи и может использоваться для передачи пакетами цифровой информации.

Целью изобретения является повьш е5 ние помехоустойчивости устройства, 1

На Фиг. 1 представлена структурная схема устройства; на фиг. 2 — структуры сигналов на информационных и 10 управляющем входах устройства на

Фиг. 3 — структура сообщения на входе канала связи на фиг. 4 — структура сигналов на управляющем и информационньйс выходах устройства; на фиг. 5— функциональные схемы второго кодера информации и третьего кодера адреса на фиг. 6 — Функциональная схема узла управления, на фиг. 7 и 8 — временные диаграммы, поясняющие работу узла 20 управления в режиме ввода информации и передачи пакета сообщения соответственно; на фиг. 9 — функциональная

; схема генератора кода (фиксированной двоичной последовательности); на 25 фиг. 10 — Функциональная схема декодера; на Фиг. 11 — функциональная схема узла декодирования,, на фиг.12— функциональная схема блока тактовой синхронизации, на фиг. 13 — Функцио- 30 нальная схема узла цикловой синхронизации; на фиг. 14 — временные диаграммы сигналов, поясняющие работу .блока тактовой сигнализации и узла. цикловой синхронизации в режиме обнаружения адреса на фиг. 15— временные диаграммы сигналов, поясняющие работу узла цикловой синхрони35 зации; на фиг. 16 — схема включения регистра сдвига; на фиг. 17 — функ- „0

1 циональная схема формирователя импульсов, на фиг. 18 — функциональная схема формирователя импульсов, на фиг. 19 — функциональная схема блока начальной установки на Фиг. 20-22— функциональные схемы с первого по третий формирователей одиночных импульсов, на фиг . 23 — принципиальная схема кольцевого регистра сдвига; на фиг. 24 — принципиальная схема первого кодера (перемежителя) на фиг. 25 — принципиальная схема регистра сдвига и блока ключей; на фиг.,26— принципиальная схема блока элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ; на фиг. 27 - прин55 ципиальная схема счетчика по модулю К, на фиг. 28 — принципиальная схема шифратора, на фиг. ?9 - принципиальная схема счетчика; на фиг. 30 — принципиальная схема блока начальной установки.

Устройство содержит (Фиг. 1) на передающей стороне 1 второй кодер 2 информации, третий кодер 3 адреса, генератор 4 кода (Фиксированной двоичной последовательности), узел 5 управления, элемент ИСКДОЧАМЩЕЕ ИЛИ

6 (К5551П5) и кодер 7 (перемежитель), канал 8 связи и на приемной стороне

9 блок 10 тактовой синхронизации, декодер 11 и узел 12 цикловой синхронизации.

Второй и третий кодеры 2 и 3 содержат (фиг, 5) формирователи 13 импульсов, регистры 14 сдвига (К155ИР13) и блоки 15 элементов ИСКЛОЧАМЩЕЕ ИЛИ.

Узел 5 управления содержит (фиг.6) первый счетчик 16 (К155ИЕ7), дешифратор 17 (К155ИДХ), генератор 18 тактовых импульсов, блок 19 начальной установки, второй счетчик 20 (К155ИЕ7) элемент ИЛИ 21, с первого по третий

Формирователи 22-24 одиночных импульсов, триггер 25 (К155ТИ2), первый и второй элементы ИЛИ-HE 26 и 27, элемент ЗАПРЕТ 28 и одновибратор 29 (К1006ВИ1).

Генератор 4 кода содержит (фиг.9) формирователь 30 импульсов и кольце- . вой регистр 31 сдвига (К!55ИР13).

Декодер 11 выполнен (фиг. 1О) на узлах 32 декодирования. Узел 32 декодирования содержит (фиг. 11) регистр 33 сдвига, блок 34 ключей (6y«

Ферных элементов) с тремя состояниями на выходах, блок 35 задания адреса получателя, блок 36 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, аналоговый сумматор 37 (КР1404Д708}, компаратор 38 и одно;вибра.тор 39 (КР1006ВИ1).

Блок 10 тактовой синхронизации содержит (фиг. 12) генератор 40 так- товых импульсов, счетчик 41 о модулю К, формирователь 42 импульсов и дешифратор 43.

Узел 12 цикловой синхронизации содержит (фиг. 13) шифратор 44, счетчик

45, регистр 46 памяти (К555ТВМ8), блок 47 сравнения (К555СП1), блок 48 начальной установки, дешифратор 49 (К155ИЛЗ), триггер 50 (К555ТИ2) и элемент И 51.

Формирователь 13 импульсов содержит (фиг. 17) элемент И-НЕ 52 и элемент НЕ 53; формирователь 30 импульсов (Фиг. 18) - элемент HE 54, эле"

1541651

40 мент И-HF. 55, элемент HF, 56 и элемент

И-HE 57.

Блок 19 начальной установки содержит (фиг. 19) резистор 58, конденсатор 59 и элементы НЕ 60-62.

Первый формирователь 22 одиночных импульсов содержит (фиг. 20) элементы

НЕ 63-65 и элемент ИЛИ-НЕ 66. Второй формирователь одиночных импульсов содержит (фиг. 21) элементы HE 67 и

68, элемент И-HF. 69 и элемент ИЛИ-UE

70. Третий формирователь одиночных импульсов содержит (фиг. 22) элемен-. ты НЕ 71-73 и элемент И-HE 74. 15

Первый кодер выполнен (фиг. 24) на регистрах 75 и 76 сдвига (К155ИР13).

Блок 34 ключей выполнен (фиг. 25) на буферных элементах 77. Блок 36 элементов ИСКЛРЧАН)ЩЕЕ ИЛИ выполнен (фиг. 26) на элементах ИСКЛВЧМОЩЕЕ

ИЛИ 78 (К555ЛП5) .

Счетчик 41 по модулю К содержит (фиг. 27) резисторы 79 и 80, конденсатор 81, элемент И-НЕ 82, счетчик 25

83, элемент И-НЕ 84 и элемент НЕ 85.

Шифратор 44 содержит (фиг. 28) шифраторы 86 и 87, элемент ИЛИ-НЕ 88 и мультиплексор 89.

Счетчик 45 содержит (фиг. 29) 30 элементы НЕ 90 и 91, элемент И-НЕ 92, счетный. элемент 93 (КУ55ИН7), элемент

HE 94 и элемент И-HE 95.

Блок 48 начальной установки содержит (фиг. 30) резистор 96, конденсатор 97 и элементы HF. 98 и 99.

Устройство работает следующим образом.

Передающая сторона 1 (фиг. 1) работает поочередно в режиме ввода передаваемой информации и адреса получателя и в режиме передачи пакета закодированной двоичной информации, которая с выхода перемножителя 7 поступает на вход дискретного канала 45

8 связи, с выхода которого пакет информации поступает на вход приемной стороны 9, которая также работает поочередно в двух режимах: в режиме обнаружения адреса получателя и в режиме выдачи получателю принятой информации.

На передающей стороне 1 в режиме ввода информации устройство работа- . ет по протоколу (фиг. 2). Информация,содержащая (К-1) слов из Ь дво ичных символов, в параллельном коде поступает на информационные входы кодера 2 информации и фиксируется в нем в момент перехода из " 1" в

"0" управляющего сигнала от источника информации. Управляющий сигнал от источника информации представляет собой (К+1) импульсов, выделенных источником информации из последовательности тактовых импульсов, которые поступают к нему через тактовый выход устройства (узла 5).

Адрес получателя пакета информации поступает на информационные входы кодера 3 адреса и фиксируется в нем в момент перехода К-го тактового импульса из " 1" в "0". В момент перехода последнего, (К+1)-ro импульса управляющего сигнала из "0" в

"1" на генератор 4 фиксированной двоичной последовательности с (К+1)го управляющего выхода узла 5 посту ает управляющий сигнал (логический

"0") и с четвертого выхода узла 5 одиночный импульс, тем самым происходит предварительная установка генератора 4, которая производится в каждом цикле работы устройства. По перепаду из "1" в "0" (К+1)-го управляющего импульса узел 5 и передающая сторона 9 устройства переключаются в режим передачи пакета информации. Для этого с шестого выхода узла 5 поступает управляющий сигнал логического "0" на входы установки режима кодеров 2 и 3 и генератора 4.

В режиме передачи побитное перемножение символов закодированной информации и адреса получателя (фиг.З) осуществляется следующем образом.

После переключения режима работы передающей стороны 1 с третьего выхода узла 5 на вход перемножителя 7 подаются тактовые импульсы, одновременно с первым импульсом через первый. выход узла 5 на управляющий вход перемножителя 7 поступает управляющий сигнал и записывает через К параллельных информационных входов в перемножитель 7 первые кодовые символы передаваемой информации и адреса получателя, которые присутствуют на (К-l) последовательных выходах кодера 2 и на.выходе элемента ИСКЛЮЧАВ)ЩЕЕ

ИЛИ 6, в котором производят объединение кодовых символов адреса получателя, поступающих последовательно с выхода циклического кодера 3 адреса, и фиксированной двоичной последовательности с выхода генератора

4. Таким образом, на выходе элемента

1 5416 51

6 получаются кодовые символы закодированного смежно-групповым кодом адреса получателя пакета передаваемой информации. Затем информацию, записанную в перемножитель 7 сдвигают

К раз, при этом первые кодовые символы (К-1) слов информации и адреса получателя последовательно поступают с выхода перемножителя 7 ня вход канала 8 связи. Одновременно с К-м .,сдвигом с седьмого выхода узла 5 на тактовые входы кодеров ? и 3, а, также с четвертого выхода узла 5 на ,, тактовый вход генератора 4 поступают, одиночные импульсы. На выходах ко, деров 2 и 3 и генератора 4 появля ются вторые кодовые символы информации адреса получателя. При поступ лении на тактовый вход перемножитеня, 7 (К+2)-ro (от начала рассматривае, мого цикла работы устройства) тактового импульса с первого выхода узла 5 в перемножитель 7 записываются вторые кодовые символы и затем сно- 25, ва производят К сдвигов, Описанную процедуру повторяют не менее и раэ.

После выдачи в канал 8 связи II-x символов закодированной информации и адреса получателя х (фиг. 3) про- 30 цесс выдачи может быть циклически: продолжен, как описано.

На приемной стороне 9 в режиме обнаружения адреса принимаемая двоичная последовательность (фиг. 3) с выхода канала 8 связи эяписывяется с удвоенной частотой в декодер 11 под действием тактовых импульсов, поступающих с К первых выходов блока

10. В момент обнаружения адреса полу- 40 чателя информации с соответствующего первого выхода декодера 11 на один иэ К управляющих входов узла 1? поступает одиночный импульс, что приводит к переключению приемной сто- 45 роны 9 в режим выдачи принятой информации, при этом с второго выхода узла 12 на вход блока 10 поступает соответствующий данному режиму управляющий сигнал.

С второго выхода блока 10 на тактовый вход узла 12 непрерывно поступают тактовые импульсы, которые зядают период выдачи принятой информяции в параллельном коле чеРез Ь информационных выходов декодера 11 к получателю по протоколу (фиг. 4) под действием управляющих сигналов с первых выходов узла 12 на соответствующие входы декодера 11. Управляющий сигнал к получателю информации поступает с третьего выхода узла 1? и содержит К импульсов, причем первый импульс используется получателем информации как стартовый. Смена информации на информационных выходах декодера 11 происходит в моменты перехода из "1" в "0" импульсов управляющего сигнала, а фиксацию информации у получателя производят в моменты перехода иэ "0" в "1" (фиг. 4).

Кодер 2 информации (фиг. 5) работает следующим образом.

В режиме ввода информации регистры 14 сдвига переключают в режим параллельной записи путем подачи на вход установки режима регистров 14 сигналов логической "1". Информацию через Ь информационных входов кодера 2 подают на информационные входы всех (К-1) регистров 14. Запись информации в регистры 14 производят поочередно путем подачи управляющего сигнала логического "0" через формирователь 13 импульсов на управляющий вход соответствующего регистра 14, при этом на тактовые входы всех регистров 14 подают одиночный отрицательный импульс.

При поступлении на информационные входы кодера 3 разрядного адреса получателя его аналогично записывают в регистр 14. В режиме передачи пакета информации на вход установки режима кодеров 2 и 3 подают низкий логический уровень и переводят регистры 14 в режим сдвига. Регистры

14 совместно с блоками 15 элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ образуют К кодеров циклического (n, Ь) кода.

Узел 5 управления (фиг. 6) работает следующим образом.

После включения питания производят переключение узла 5 в режим ввода информации путем подачи на установочный вход триггера 25 низкого логического уровня.("0") с первого выхода блока 19 начальной установки и логической "1" с второго выхода блока 19. на вход сброса счетчика 16.

Высокий логический уровень с выхода триггера 25 поступает на выход узла

5. Установка в состояние логического

"0" счетчика 16 приводит к появлению логического "0" на нулевом выходе дешифратора 17., откуда указанный логический уровень поступает на такто1541651

50

55 вый вход триггера 25, на входы элемента ИЛИ 21 и формирователей 22 и

23 импульсов, а также на вход сбро1 са счетчика 20, разрешая его работу.

Однако при этом запрещается поступление импульсов с второго выхода генератора 18 на тактовый вход счетчика 20 путем подачи логического "0" с инверсного выхода триггера 25 на управляющий вход генератора 18. Поэтому состояние счетчика 20 не изменяется, на его выходе присутствует логическая "1", которая поступает на инверсные входы элементов ИЛИ-HE 26 и 27 и разрешает прохождение импульсов положительной полярности с выходов формирователей 22 и 23 через элементы 26 и 27 на тактовые выходы кодеров 2 и 3 и генератора 4. С первого выхода генератора 18 тактовые импульсы непрерывно поступают к источнику информации. В таком состоянии узел 5 находится до поступления на его вход управляющего сигнала от источника информации (фиг. 7а). При этом содержимое счетчика 16 становится равным "1" (00...01) и происходит изменение логических уровней на выходе дешифратора 17: на нулевом выходе - из "0" в "1", а на первом - иэ

"1" в "О". Указанное изменение логического уровня на нулевом выходе дешифратора 17 поступает на тактовый вход триггера 25; запускает формирователь 23 импульсов и устанавливает на выходе счетчика 20 уровень логической "1". Низкий логический уровень с первого выхода дешифратора 17 через первый из (К"1) управляющих выходов узла 5 поступает на соответствующий управляющий вход кодера 2 и разрешает фиксацию первого слова информации в первый регистр 14. По перепаду из "1" в "О" первого импульса управляющего сигнала с выхода формирователя 23 через элемент HJIH-HE 27 на седьмой выход узла 5 управления поступает единичный отрицательный импульс, при переходе которого из

"0" в "1" происходит фиксация первого слова информации в соответствующем регистре 14 кодера 2 информации.

При поступлении второго управляющего импульса от источника информации (фиг. 7а), низкий логический уровень появляется на втором выходе дешифратора 17, и так далее до (К-1)-го управляющего импульса, При поступлении

К-ro управляющего импульса адрес получателя записывается в регистр 14 ,кодера 3 адреса, при этом низкий логический уровень поступает с К-го выхода дешифратора 17 (фиг. 7б) на управляющий вход кодера 3. При поступлении (К+1)-ro управляющего импульса, переход из "О" в "1" которого вызывает переход иэ "1" в "0" логического уровня на нулевом выходе дешифратора 17, с выхода формирователя 22 через элемент ИЛИ-HF, 26 на вход сброса триггера 25 поступает одиночный отрицательный импульс (фиг. 8), который переводит триггер 25 в состояние, в котором на его прямом выходе присутствует низкий логический уровень, а на инверсном — высокий, который поступает на управляющий вход ге- . нератора 18, с второго выхода которого тактовые импульсы поступают на счетный вход счетчика 20 и на третий выход узла 5 управления ° Одиночным импульсом с выхода формирователя

24 через элемент ЗАПРЕТ 28 запускается одновибратор 29, с выхода которого импульс положительной полярности кратковременно переключает перемножитель 7 в режим параллельной записи информации, которую производят по перепаду из "0" в "1" тактового импульса с номером О (фиг. Яе), поступающего через третий выход узла 5 на тактовый вход перемножителя 7, который в дальнейшем работает в режиме сдвига информации (в сторону первого по фиг. 1 разряда). Под действием тактовых импульсов с номерами 1, 2.

К (фиг. 8е) производят К сдвигов и с выхода первого разряда перемножителя 7 первые символы Ь слов информации из адреса получателя поступают на вход канала 8 связи. При поступлении на счетный вход счетчика

20 К-ro тактового импульса (фиг. 8е) на его выходе формируется одиночный отрицательный импульс, который через формирователь 24 и элемент ЗАПРЕТ 28 запускает одновибратор 29, а также поступает через элементы ИЛИ-HF. 26 и

27 на тактовые входы кодеров 2 и 3 и генератора 4, в которых происходит сдвиг информация. На выходах названных блоков получают вторые кодовые символы информации и адреса получателя, которые записываются в перемножитель 7 в момент перехода соответствующего тактового импульса с но1541651

12 мером ф .(фиг. Se) из "0" в "1 . После выдачи и кодовых символов процесс кодирования и выдачи пакета может бытb циклически продолжен. Устройство йередает,пакет один раз, после К-ro двига и выдачи из перемножителя 7

*оследнего кодового символа пакета в

Манал 8 связи от источника инАорма» ции на вход узла 5 управления посту- 1ð ает первый импульс следующего упавляющего сигнала, процесс выдачи паета заканчивается и передающая стоона 1 переключается в режим ввода нформации. При этом на инверсном

ыходе триггера 25 логический уровень змеияется с высокого на низкий по ерепаду иэ "0" в "1" логического овня на его тактовом входе (Аиг.76).

Генератор 4 фиксированной двоич- 20 ой последовательности работает сле-. ующим образом.

В режиме ввода инАормации на вход становки режима генератора 4 (фиг.9) выхода узла 5 управления поступат высокий логический уровень. Низкий логический уровень с выходов ормирователя 30 поступает на вход фстановки режима регистра 31 и переключает его в режим хранения ин- 30 формации. В момент перехода из "0" в 1" логического уровня .последнего, ( (К+1)-го, импульса с пятого выхода узла 5 на управляющий вход генерато 1 а 4 поступает низкий логический уровень, который приводит к появлению на обоих выходах формирователя

30 высокого логического уровня, что, В свою очередь, вызывает переключение регистра 31.в режим параллельной 40 записи информации, которую .производят по перепаду из "0" в "1" одиночного отрицательного импульса, поступающего на тактовый вход генератора . с четвертого выхода узла 5 в момент 45 перехода из "1" в "0" логического уровня на пятом выходе узла 5. Первые (n-b) инАормационных входов регистра

31 подключены к уровням "0" или "1" .

В cooTBeTcTBlfH co структурой

Водящего многочлена используемого циклическогo кода. Остальные Ь входов подключены к уровню логического

"0". После параллельной записи указанной информации в регистр 31 происходит изменение из "1" в "0" логического уровня на входе установки режима генератора 4. При этом на первом выходе формирователя 30 происходит изменение логического уровня из "1" в "0", переводящее регистр

31 в режим циклического сдвига, при котором информация с выхода n-ro разряда поступает на последовательный вход первого разряда. Сдвиг инАормации производят по перепаду из "0" в логического уровня импульсов которые поступают на тактовый вход регистра 31 с четвертого выхода узла

5.

Декодер 1 (фиг. 10) работает следующим образом.

В режиме обнаружения адреса принимается двоичная кодовая последовательность, поступающая на информационные входы узлов 32 декодирования;

Деперемежение двоичной последовательности приотсутствии тактовойсинхронизации производят путем поочередного тактировання узлов 32 парами тактовых импульсов, поступающих на их тактовые входы с К первых тактовых выходов блока 10 с периодом перемежеиия, который равен К длительностям одного двоичного символа информации.

Таким образом, в каждый из узлов 32 последовательно записывают по два отсчета двоичных символов одного и того же кодового слова инАормации или адреса получателя с сохранением их последовательности согласно протоко- лу ввода информации и адреса получателя передающей стороны (Аиг. 2), но с некоторым циклическим, сдвигом изэа отсутствия цикловой синхронизации с принимаемой двоичной последовательностью. Поэтому адрес получателя информации может оказаться не в последнем (К-м) узле 32 (фиг. 10), а в не- котором а-м, причем 1 4 à 41 К. При этом в узле 32 с номером (а-1) будут записаны кодовые символы (К-1)-ro слова информации, с в узле 32 с номером (а+1) - кодовые символы первого слова информации. Если адрес, записанный в а-м узле 32, совпадает с адресом получателя инАормации, то с первого выхода а-го узла 32 на соответствующий управляющий вход узла 12 поступает одиночный отрицательный импульс, который переключает узел 12 и блок 10 в режим выдачи принятой информации получателю.

В режиме выдачи инАормации с (a+

+1)-го выхода узла, дешифратора 49 (фиг. 15к), поступает низкий логический уровень, а с остальных — высо1541651

14 кий. При этом разрешается поступление b двоичных символов первого слова принятой информации с выходов (a+i)-ro узла 32 декодирования через

Ь информационных выходов декодера 11 к получателю информации. Затем низкий логический уровень подают на (а+2)-й управляющий вход декодера 11, и к получателю поступает второе слово йринятой информации, и так далее (фиг.4)

После выдачи слова инАормации с но мером а-1 приемная сторона 9 переключается в режим обнаружения адреса для приема следующего пакета двоичной 15 информации.

Узел 32 декодирования (фиг. 11) работает следующим образом.

В режиме обнаружения адреса принимаемая двоичная последовательность поступает на инАормационный вход регистра 33 сдвига из 2п ячеек и записывается в него при поступлении на

его тактовый вход пары отрицательных импульсов (фиг. 14б, в). Фиксация 25 пары отсчетов очередного двоичного символа в двух последовательных ячей» ках происходит по перепадам из "0" в "1" логического уроння указанных импульсов. С выходов и четных ячеек 30 регистра 33 двоичная информация поступает на входы блока 36 элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, на другие входы которого с блока 35 поданы логические уровни адреса получателя информации. 35

В случае совпадения двоичного набора на выходах регистра 33 и двоичного адреса получателя уровень напряжения на выходе аналогового сумматора 37 превысит порог переключения компара- 40 тора 38 и логический уровень на выходе последнего изменится с "1" на

"0". Указанный перепад поступает на вход одновибратора 39, который при этом генерирует одийочный отри- 45 цательный импульс.

В режиме выдачи инАормации получателю в регистре 33 каждого узла

32 хранится соответствующее кодовое слово информации. Причем в силу сис- 50 тематичности используемого циклического кода принятое слово в явном виде присутствует в Ь последних ячейках регистра 33 с четными номерами (считая от последовательного входа регистра). Выходы этих Ь ячеек регистра 33 подключены к входам блока 34 буАерных элементов, которые имеют трехстабильные выходы (логических "0" и "1" и третье состояние z), что дает возможность непосредственно объединить соответст-! вующие информационные выходы всех узлов 32 декодирования (фиг. 10).

При поступлении на управляющий вход узла 32 низкого логического уровня разрешается прохождение двоичной информации через блок 34 данного узла 32 и Ъ-разрядное двоичное слово информации поступает из регистра 33 к получателю инАормации.

Блок 10 тактоной синхронизации (фиг. 12) работает следующим образом.

В режиме обнаружения адреса на управляющий вход формирователя 42 поступает высокий логический уровень.

По положительным и отрицательным перепадам тактовых импульсов генератора 40 формирователь 42 генерирует короткие отрицательные импульсы, последовательность которых с его выхода поступает на управляющий вход дешифратора 43, на информационные . входы которого поступает двоичный код с выходов счетчика 41. На счетный вход счетчика 41 непрерывно поступают тактовые импульсы с выхода генератора 40 (фиг. 14а). Дешифратор 43 работает как распределитель-формирователь пар тактовых импульсов, которые с его К выходов поступают .на тактовые входы декодера- 11. После обнаружения адреса второго выхода . узла 12 на управляющий вход формирователя 42 поступает низкий логический уровень, запрещающий работу Аормирователя 42, с выхода которого при этом на управляющий вход дешиАратора

43 поступает высокий логический уровень, удерживающий на всех К .выходах дешифратора 43 высокий логический уровень.

Узел 12 циклоной синхронизации (фиг. 13) работает следующим образом.

При включении питания узел 12 переводится в режим обнаружения адреса путем подачи с выхода блока 48 начальной установки низкого логического уровня на входы сброса счетчика 45. регистра 46 и триггера 50, высокий логический уровень с инверсного выхода которого поступает на вход бло! ка 10 тактовой синхронизации и переводит его в режим обнаружения адреica. Низкий логический уровень с прямого выхода триггера 50 запрещает

1541651 поступление тактовых импульсов через элемент И 51. В режиме обнаружения адреса на всех К входах шифратора 44 и на всех вьмодах дешифратора 43 присутствует высокий логический уро веньь. На управляющий вход дешифратоl pa 49 с инверсного вьмода триггера

50 поступает:аысокий логический уро вень, запрещающий работу дешифрато ра 49. После начальной установки со, держимое счетчика 45 и регистра 46 равно нулю и на выходе блока 47 сравнения присутствует высокий логический уровень, который соответствует равенству двоичных кодов на его входах. В момент обнаружения адреса получателя в а-м узле 32 декодирования (1 à «< <К) на а-й вход шифратора 44 поступает одиночный отрицатель- 20 ный импульс, и на вторых выходах шифратора 44 формируется двоичный

<од. числа а. С первого выхода шифра уора 44 на тактовые входы счетчика

45 и регистра 46 при этом поступает 25 одиночный отрицательный. импульс (фиг. 14 r), по перепаду из "1" в

"0" которого двоичный код числа а с вторых выходов шифратора 44 записывается в регистр 46. Равенство 30 двоичных кодов на входах блока 47 сравнения нарушается (а ф О) и ня его выходе логический уровень изменяется с высокого на низкий (фиг. 14). По

35, перепаду из "О" в "1" уровня одиноч, ного импульса с первого выхода шифра; тора 44 двоичный код числа я запи.сывается в счетчик 45, при этом равенство двоичных кодов на обоих входах блока 47 сравнения восстанавли- 4 вается и íà его выходе происходит, перепад логического уровня из "0" в .

"1", который поступает на тактовый вход триггера 50 и переключает em в состояние, при котором на его прямом 45 выходе присутствует высокий логический уровень, а на инверсном — низкий (фиг. 14е). Высокий логический уровень с прямого выхода триггера 50 разрешает прохождение тактовых импульсов с тактового входя узла 12 (фиг. 15з), которые поступают на суммирующий вход счетчика 45, увеличивая его содержимое на единицу ло перепаду из "1" в "О" уровня каждого тактового импульса. Низкий логичес55

Г кий уровень с инверсного выхода триггера 50 разрешает работу дешифратора 49 и на а-м его выходе появляется низкий логический уровень (фиг. 15и}. При поступлении на выход элемента И 51 перепада из "1" в "0" логического уровня первого тактового импульса содержимое счетчика 45 увеличивается на единицу, равенство на входах блока 47 нарушается и на его выходе устанавливается низкий логический уровень, который удерживается до К-ro импульса (фиг. 14д), перепад которого из "1" в "0" приводит к К-му увеличению содержимого счетчика 45. При этом вновь восстанавливается равенство на входах бло" ка 47 сравнения и логический уровень на его выходе изменяется из "0" в

"1". Указанный перепад поступает на тактовый вход триггера 50 и устанавливает его в состояние, при котором низкий логический уровень с прямого выхода триггера 50 запрещает прохождение тактовых импульсов через элемент И 51 к получателю информации (фиг. 15ж, s). Высокий логический уровень с инверсного выхода триггера 50 запрещает работу дешифратора

49 и переводит блок 10 в режим обнаружения адреса для приема следующего адресуемого данному получателю пакета двоичной информации.

В устройстве используется смежно-групповой систематический код длиной п=31 и числом информационных символов,в кодовом слове b16. Производящий многочлен исходного циклического (31,16)-кода g(х)„ х + х11 + +fop хэ. хэ + х1 + хх

+ хз + х + 1, проверочный многочлен

h(x) = (х 1 + 1)/g(x) х + + х +

+ х" + х" + х + х + х + 1. Число кодовых слов в пакете К 15.

Формула изобретения

1. Устройство для передачи и приема информации, содержащее на передающей стороне узел управления, первый выход которого соединен с управляющим входом первого кодера, выход которого соединен с входом канала связи, на приемной стороне декодер, информационный вход которого подключен к выходу канала связи, блок так-. товой синхронизации и узел цикловой синхронизации, первые выходы которых соединены соответственно с одноименными. тактовыми и управляющими входами декодера, о т л и ч а ю щ е е с я

1541651 тем, что, с целью повьш ения помехоустойчивости устройства, в него на передающей стороне введены второй, третий кодеры, генератор кода и элемент ИСКЛ1ОЧА1ОЩЕЕ ИЛИ, вход и второй выход узла управления явля,ются соответственно управляющим вхо дом и тактовым выходом устройства, третий — седьмой выходы узла управ- 1р ления соединены соответственно с так товым входом первого кодера, тактовым, управляющим входами генератора кода, входами установки, режима второго, третьего кодеров и генератора кода и тактовыми входами второго и третьего кодеров, восьмой и девятые выходы узла управления соединены соответственно с управляющим входом. третьего кодера и одноименными управляющими входами второго кодера, информационные входы которых являются соответственно адресными и информационными входами устройства, выходы третьего кодера и генератора кода соединены соответственно с первым и вторым входами элемента ИСКЛОЧА1ОЩЕЕ

ИЛИ, выход которого и выходы второго кодера соединены соответственно с первым и одноименными вторыми ин- 30 формационными входами первого кодера, на приемной стороне второй выход узла цикловой синхронизации соединен с входом блока тактовой синхронизации, второй выход которого и первые выходы декодера соединены соответственно с тактовым и одноименными управляющими входами узла цикловой синхронизации, третий выход которого и вторые выходы декодера являются 40 соответственно управляющим и информа-, ционными выходами устройства.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, .что узел управления содержит счетчики, дешифра- 45 тор, генератор тактовых импульсов, блок начальной установки, элемент

ИЛИ, элементы ИЛИ-НЕ, формирователи импульсов, триггер, элемечт 3AIPKT и одновибратор, первый и второй вы- 5р ходы блока начальной установки соединены соответственно с входом установки в "1" триггера и входом установки в "0" первого счетчика, выходы которого соединены с одноименными входа ми дешифратора, выход элемента ИЛИ соединен с входом установки в "0" триггера, инверсный выход которого соединен с входом генератора тактовых импульсов, выход первого формирователя импульсов соединен с прямым входом первого элемента ИЛИ-НЕ и инверсным входом элемента ЗАПРЕТ, выход второго формирователя импульсов соединен с прямым входом второго элемента ИЛИ-НЕ, выход второго счетчика соединен :непосредственно с инверсными входами первого, второго элементов ИЛИ-HF, и через третий Aop" мирователь импульсов с прямым входом элемента ЗАПРЕТ, выход которого соединен с входом одновибратора, счетный вход первого счетчика объединен с первым входом второго формирователя импульсов и является входом узла управления, выход одновибратора и первый выход генератора тактовых импульсов являются соответственно первым и вторым выходами узла управления, второй выход генератора тактовых импульсов соединен со счетным входом второго счетчика и является третьим выходом узла управления, выход первого элемента ИЛИ-НЕ соединен с первымвходом элемента ИЛИ и является четвертым выходом узла управления, выход нулевого разряда дешифратора соединен с тактовым входом триггера, вторыми входами элементов ИЛИ, второго формирователя импульсов, входом первого формирователя импульсов, установочным входом второго счетчика и является пятым выходом узла управления, прямой выход триггера, выход второго элемента ИЛИ-НЕ, выход пос- леднего разряда дешифратора и выходы с первого по предпоследний разрядов дешифратора являются соответственно .шестым — восьмым и девятым выходами узла управления.

3. Устройство по п. 1, о т л и— .ч а ю щ е е с я тем, что декодер содержит узлы декодирования, информационные входы которых объединены и являются информационным входом декодера, тактовые и управляющие входи узлов декодирования являются соответствующими тактовыми и управляющими входами декодера, первые выходы узлов декодирования являются первыми выходами декодера, одноименные вторые выходы узлов декодирования объединены и являются вторыми выходами декодера.

4. Устройство по п.З, о т л и ч аю щ е е с я тем, что узел декодирования содержит регистр, блок ключей, блок задания адреса, блок элементов

2Я

1 541651

Мфис

Сибов-1 лавучоаеы

Г,1

8 t 1 1 1

ЕцибОлюк-1 аЯ синбад п-ньв юйдие йе еммЬЬге м "JAv8 мйЬЬФ

urrkrsv урУнрЩ йер@Ью сжфжщЮю инфорнщт пжепм

Фиг.3

Л еЬю малюю оиМюачии

ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор, комиаратор,и одновибратор, первые выходы регистра соединены с одноименными первыми входами блока элементов ИСКЛОЧАЮЩЕЕ ИЛИ и информационными входами блока ключей, вторые выходы регистра и выходы блока задания адреса соединены соответственно с одноименными ,вторыми и третьими входами блока эле- 2р ментов ИСКЛОЧАР)2ЦЕЕ ИЛИ, выходы которого соединены с одноименными входа-! ми сумматора, выход которого соединен через компаратор с. входом одновибратора, информационный, тактовый входы 15 регистра и управляющий вход блока ключей являются соответственно информа ционным, тактовым и управляющим вхо;дами узла декодирования, выход одновибратора и выходы блока ключей яв ляются соответственно первым и вторым выходами узла декодирования.

5. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что узел цик;ловой синхронизации содержит шифратор, счетчик, регистр,.блок сравнения, блок начальной установки, дешиф,ратор, триггер и элемент И, первый выход шифратора соединен с тактовыми входами регистра и счетчика, выходы счетчика соединены с одноименн лми информационными входами дешифратора и первыми входами блока сравнения, выход которого соединен с тактовым входом триггера, прямой выход которого соединен с первым входом элемента И, вторые выходы шифратора соединены с одноименными информационными входами счетчика и регистра, выходы регистра соединены с одноименными вторыми входами блока сравнения, выход блока начапьной установки соединен с входами установки в "О" триггера, счетчика и регистра, входы шифратора и второй вход элемента И являются соответственно управляющими и тактовыми входами узла цикловой синхронизации, выходы дешифратора являются первыми выходами узла цикловой синхронизации, инверсныц выход триггера соединен с информационным входом триггера, управляющим входом дешифратора и является вторым выходом узла цикловой синхронизации» выход элемента И соединен со счетным взводом счетчика и является третьим выходом, узла цикловой синхронизации.

2 --- К

Г1

2 дьдва лакека цкроряпца брюера

no em

Фиг,4

8ыбача nmemr7

УНЦИЕЮ ) ИЯ ИУ

1541651

Ю

8

От 10 ОтВ! 541651

Щг.9

Noz. fo

1541651 фИf1

maz.