Устройство для формирования тестов

Устройство для формирования тестов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для производственной проверки интегральных схем, а также собранных на них узлов и блоков электронной вычислительной машины и других средств цифровой автоматики. Цель изобретения состоит в повышении быстродействия устройства за счет обеспечения возможности работы в режимах автоматизированного синтеза и автоматической генерации тестовых последовательностей. Устройство для формирования тестов состоит из генератора тактовых импульсов, генератора псевдослучайных чисел, блока управления, счетчика длины теста, блока задания исходных данных, первого и второго регистров сдвига, второго счетчика, комбинационной схемы, третьего регистра сдвига, первого элемента И, группы элементов И, первой группы триггеров, первого блока памяти, узла коммутации, первого элемента ИЛИ, третьего счетчика, второго элемента ИЛИ, четвертого регистра сдвига, второй группы триггеров, второго элемента И, пятого регистра сдвига, второго блока памяти, генератора логической единицы. Устройство позволяет повысить быстродействие и достоверность процесса тестирования объекта контроля за счет того, что длина теста для выбранной точки (или выхода схемы) определяется автоматически, в режиме контроля эта информация используется без вмешательства. 1 з.п. ф-лы, 7 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11) 34 (51)5С 06 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ

| .

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

r1O ИЗОБРЕТЕНИЯМ И 0THPblTHRM

ПРИ П(НТ СССР (21) 4424776/24-24 (22) 11.05.88 (46) 15.02.90. Вюл. И 6 (72) В.М. Галицкий, И.П. Кобяк, В.Д, Руденко и Е.А. Пищик (53) 681.3 (088.8) (56) Авторское свидетельство СССР

1(- 1149265 кл, С 06 F 11/26, 1985. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ТЕСТОВ (57) Изобретение относится к вычислительной технике и может быть использовано для производственной проверки интегральных схем, а также собранных на них узлов и блоков электронной вычислительной машины и других средств цифровой автоматики. Пель изобретения состоит в повьш)ении быст-. родействия устройства за счет обеспечения возможности работы в режимах автоматизированного синтеза и автоматической генерации тестовых последовательностей. Устройство для формирования тестов состоит из генератора

Изобретение относится к вычислительной технике, в частности к средствам автоматизированного контроля цифровых объектов, и может быть использовано для производственной проверки интегральных схем, а также собранных на них узлов и блоков электронной и вычислительной машины и дру-. гих средств цифровой автоматики.

Цель изобретения — увеличение быстродействия.

На фиг.1 изображена блок-схема устройства для формирования тестов; на

2 тактовых импульсов, генератора псевдослучайных чисел, блока управления, счетчика длины теста, блока задания исходных данных, первого и второго регистров сдвига, второго счетчика, комбинационной схемы, третьего регистра сдвига, первого элемента И группы элементов И, первой группы триггеров, первого блока памяти, ysла коммутации, первого элемента ИЛИ, третьего счетчика, второго элемента

ИЛИ, четвертого регистра сдвига, второи группы триггеров, второго элемента И, пятого регистра сдвига, второго блока памяти, генератора логической единицы. Устройство позволяет повысить быстродействие и достоверность процесса тестирования объекта контроля за счет того, что длина теста для выбранной точки (или выхода схемы) определяется автоматически, в режиме контроля эта информация используется без вмешательства. 1 s.n. ф-лы, 7 ил. фиг.2 — функциональная схема счетчика; на фиг.З вЂ” блок памяти, регистры сдвига, их связи между собой и счетчиком; на фиг.4 — схема шифратора; на фиг.5 — блок задания исходных данных; на фиг.6 — блок управления; на фиг,7 — пример прошивки блока памяти блока управления.

Устройство для формирования тестов содержит генератор 1 тактовых им" пульсов, генератор 2 псевдослучайных чисел, блок 3 управления, счетчик 4 длины теста, блок 5 задания исход1543408 ных данных регистры 6 и 7 сдвига, счетчики 8 и 9, шифратор 10, регистр

11 сдвига, элемент И 12, группу элементов И 13 группу 14 триггеров, блок

15 памяти, узел 16 коммутации, элемент ИЛИ 17, счетчик 18, элемент ИЛИ

19, регистр 20 сдвига, группу 21 триггеров, элемент ИЛИ 22, регистр 23 сдвига, блок 24 памяти, генератор 25 10 логической единицы (А,  — входы задания режима работы устройства).

Счетчик образуют триггеры 26, селекторы 27 и элементы ИЛИ 28, Шифратор выполнен на группе 29 элементов И и сумматоре 30 по модулю два.

Блок задания исходных данных состоит из переключателей 31 и резисторов 32. 20

Блок управления содержит блок памяти, образованный регистром 33 и узлом 34 памяти, генератор псевдослучайного кода, образованный счетчиком

35, регистром 36 и элементами И 37 25 и 38, коммутатор, образованный элементом И 39, элемент И 40, элементы

ИЛИ 41 и 42, триггеры 43 и 4, шину

45 задания начальных условий, состоящую из переключателей 46, кнопки 47 30 резисторов 48 и 49.

Устройство работает следующим образом, Информация с входов-выходов конт ролируемого устройства ("l" — вход; и

Π— выход ) набирается на переключателях блока 5, выходы которых соединены с информационными входами А< счетчика 9. Параллельная запись информации, подаваемой на входы А счетчика 9, осуществляется путем подачи на вход параллельной записи импульса от блока 3, регистр 11 сдвига и группа 14 триггеров устанавливаются в 45 ноль импульсом сброса, подаваемым от блока 3. После этого вход А устройства .подключается к шине питания +5 В для .создания на входе регистра. 11 сдвига уровня "1", Подачей синхроим- 0 пульса данная информация записывается в регистр.

От блока 3 на вход элемента 12 подается синхронизируюший импульс, который совместно с выходным сигналом шифратора 10 1 позволяет пеИ tt

55 редать информацию через группу элементов И 13 с выходов счетчика 9 на установочные входы группы 14 триггеров. От блока 3 на входы группы 21 триггеров подаются соответствующие логические уровни, которые позволяют установить некоторые триггеры группы 21 в нулевое состояние, а другие триггеры группы 21 триггеров в единичное состояние, что соответствует заданию режима параллельной записи регистра 20 сдвига.

Блок 3 управления сигналом У д подает единицу на элемент ИЛИ 19, что соответствует записи информации с прямых входов группы 14 триггеров в регистр 20 сдвига ° Далее сигналом

У 5 осуществляется сброс в "0" регистра 23, Блок управления сигналом У э устанавливает триггер группы 21 триггеров в нулевое состояние, что соответствует заданию режима сдвига регистра сдвига.

По сигналу У, подаваемому из блока 3. управления, происходит синхронизация входа обратного счета счетчика 18, Сигнал У< повторяется до тех пор, пока не произойдет обнуление счетчика 18. Счетчик 18 вырабатывает синхросигналы., которые поступают через элемент ИЛИ 19 для осуществления сдвига информации регистров 20 и 22 через элемент ИЛИ и которые совместно с выходными сигналами регистра

20 осуществляют сдвиг информации регистра 23, После обнуления счетчика

18 информация о длине теста с разрядных выходов регистра 23 сдвига записывается в нулевую ячейку блока

24 памяти. Одновременно тем же стробом записи информация с инверсных выходов первой группы триггеров записывается в нулевую ячейку блока 15 памяти. Передача инверсной информации необходима для того, чтобы информация о входах-выходах, записанная в сдвиговый регистр 6 или 7, позволяла исключить из структуры счетчика 8 триггеры, выходы которых подают на входы объекта контроля. Отключение соответствующего триггера осуществляется уровнем "1", что обусловлено конструкцией счетчика 8, исход-. ное же задание информации о входахвыходах является инверсным. Зто необходимо для передачи информации о входах-выходах в регистр 6 или 7 вычисления длины цикла для организации исчерпывающего перебора кодовых комбинаций на входах проверяемой схемы.

5 15434

Блок 3 управления позволяет выполнить процедуру передачи данных в автоматическом режиме. Соответствующая

I микропрограмма записывается в узле

34 памяти в виде последовательности управляющих сигналов.

Структура считываемой микрокоманды содержит поле адреса . следующей микрокоманды Ь,....,Р и поле управляющих сигналов У,,...,УО8 . Для обращения к данной микропрограмме на переключателях 46 блока 3 набирается ее стартовый адрес (в данном случае — 15 нулевой) и взводится триггер, что приводит к параллельному занесению информации, заданной на переключателях, - в регистр 33 адреса микрокоманды и установке триггеров 43 и 44 в нулевое 20 состояние. Нулевая команда разрешает прохождение импульсов синхронизации генератора 1 через элемент И 40 на вход С2 регистра 33 (сигнал Уи ).

Поле управляющих сигналов данной микро.25 команды содержит сигналы управления

У» У,, 7 8, У » которые позволяют сбросить в "0" регистр 11 сдвига и группу !1 триггеров, осуществить параллельную запись в счетчик 9 через 30 элемент 17 (т.е. осуществить параллельную запись счетчика 18) и сбросить в "0" счетчик адреса блока 3. После выполнения нулевой команды осуществляется безусловный переход к выполнению микрокоманды, адрес которой задан в поле D<,... Р . В данном случае осу- . ществляется переход к первой микрокоманде, содержащей управляющие сигналы У вЂ” запись 1 в нулевой триг- 4р гер регистра 11 сдвига, 7 4 — разрешение синхронизации. Далее осуществляется переход к микрокоманде с вторым адресом. При выполнении этой микрокоманды управляющий сигнал Уя 45 синхронизирует элемент P. 12, что приводит к записи информации о входахвыходах от счетчика 9 в группу триггеров 14 через группу 13 элементов

И, управляющие сигналы 7@ и У ус- 50 танавливают триггер группы триггеров в нулевое состояние и триггер группы триггеров в единичное состояние соответственно (что соответствует заданию режима параллельной записи регистра 20 сдвига).

Микрокоманда, записанная по третьему адресу, подает сигналом Yy4 сигнал "1" на элемент ИЛИ 19 (что соот-.

08

6 ветствует параллельной записи информации в регистр 20 сдвига>, сигнал сбрасывает в ноль регистр 23 сдвига. Четвертая микрокоманда формирует сигнал Уо> установки. второго триггера группы триггеров в нулевое состояние (т.е, устанавливается режим сдвига регистра 20). Далее осуществляется переход к микрокоманде с пятым адресом. При выполнении этой команды уп-. равляющий сигнал У 1 поступает..на вход обратного счета счетчика 9 ° По-. ле адреса следующей микрокоманды содержит адрес текущей микрокоманды.

При обнулении счетчика 18 сигнал заема поступает на элемент ИЛИ 17, что позволяет осуществить перезапись информации с выходов блока 5 на счетчик 18, сигнал заема одновременно поступает на вход установки триггера

43 блока 3 и устанавливает его в еди: ничное состояние. При этом очередная команда считывается иэ ячейки памяти с адресом 2 + 5, Эта команда позволяет осуществить условный переход к микрокоманде с шестым адресом и, кроме того, сигналом У установить триггер останова в нулевое состояние.

Микрокоманда с шестым адресом формирует строб записи У триггеров 14 и блока 24 соответственно.

Следующая микрокоманда с седьмым адресом формирует сигналы управления

Y), 7g, 7, Y 5, которые позволяют осуществить синхронизацию регистра 6 сдвига с целью перезаписи информации из нулевой ячейки блока 15 памяти, установить начальное состояние генератора 4, сбросить в ноль регистр ll и триггеры 14, занести информацию о длине цикла для организации исчерпывающего перебора кодовых комбинаций на входах проверяемой схемы в счетчик

4 длины теста.

При этом предполагается, что на входы задания режима работы регистра

6 сдвига от блока 5 подана комбинация логических сигналов, содержащая информацию о режиме параллельной sanucu в регистр. После выполнения данной микрокоманды осуществляется переход к микрокоманде с восьмым адресом 8, не содержащей управляющих сиг" налов, т.е. выполняется команда 10стаIt нов . Нулевой логический уровень (сигнал 71 ) отключает генератор тактовых импульсов и работа устройства прекращается.

1543408

Кроме описанной выше микропрограммы, в узле 34 можно записать другую аналогичную микропрограмму, позволяющую подобным образом занести необхо5 димую информацию в регистр 7 сдвига.

После выполнения укаэанной микропрограммы на вход В задания режима работы устройства подается единичный логический уровень, что соответствует заданию режима счета счетчика 8 (с переменным .модулем счета). Вход А задания режима работы устройства соединяется с заданной точкой объекта контроля, относительно которой необходимо построить вектор-.строку двоич,ных цифр, единичные сигналы в которой соответствуют входам схемы, влияющим на переключение данной точки. Одновременно вычисляется длина теста, сост- 20 ветствующая каждой строке, Например, в строке оказалось 15 единиц (т.е. пятнадцать входов памяти на данную точку) . Тест для данной точки имеет длину 2 тактов. Длина теста запи-.

15 сывается в блок 24 памяти.

Микропрограмма перебора кодовых комбинаций на входах объекта кснтро.пя начинается с девятого адреса. Ро 30 этому адресу считываются сигналы У4, Уь, Y i . По сигналу У4 осуществляется синхронизация входа обратного счета счетчика 4 длины теста, по сигнау У вЂ” синхронизация третьего регисть

35 а 11 сдвига по сигналу У i через узел 16 коммутации — синхронизация счетчика 8. Поле адреса следующей микрокоманды содержит адрес текущей микрокоманды, что обусловливает вь полне- 40

Ние перечисленных комбинаций на вхо-. дах схемы. При обнуления счетчика 4 длины теста сигнал пОстанов" поступает на вход установки триггера ост анова и устанавливает его в единичное сос- 45 тояние . При этом очередная команда считывается иэ ячейки узла 34 с адресом 2 + 9. Эта команда позволяет осуществить условный переход к микрокоманде с адресом 10, и кроме того, сигналом У1з установить начальное состояние блока 4, сигналом У вЂ” триг-. гер останова в блоке 3 в нулевое состояние. Микрокоманда с десятым адресом служит для увеличения на единицу содержимого счетчика 9 (сигнал У ) и осуществления перехода к микрокоманде с одиннадцатым адресом, Последняя сигналами Yq, Ур осуществляет подачу импульба синхронизации на вход обратного счета счетчика 4 и синхронизацию элементов И 12 с целью формирования разрешающего импульса для передачи содержимого счетчика 9 в группу l4 триггеров, после чего осуществляется переход к десятой микрокоманде.

Эти две микрокоманды повторяются в цикле до тех.пор, пока счетчик 4 длины теста не обнулится, после чего происходит установка триггера останова блока 3 в единичное состояние сигналом заема и переход к микрокоманде 2 + ll, Данная микрокоманда сбрасывает триггер останова в "0" и осуществляет условный переход к микрокоманде с двенадцатыщ адресом, которая необходима для закрытия элемента ИЛИ 17 единицей.

Микрокоманда У (— установка триггера группы триггеров в нулевое состояние, Yg — установка триггера: группы триггеров в единичное состояние (т.е. установка параллельной записи регистра 20 сдвига). Тринадцатая команда формирует импульс Y y установка блока 19 в единичное состояние (т.е. осуществляется параллельная запись в четвертый регистр 23 сдвига) у ь — параллельная запись счетчика 35 блока 3. Следующая четырнадцатая микрокоманда сигналом У осуществляет инкрементацию счетчика 35, сигналом У э устанавливает второй триггер группы триггеров 21 в нулевое состояние (что соответствует заданию режима сдвига регистра 20>

Э сигналом У< сорасывают в 0" регистр 23 сдвига. Пятнадцатая микрокоманда импульсом У(осуществляет синхронизацию входа обратного счета счетчика 18. Поле адреса следующей микрокоманды содержит адрес текущей микрокоманды. При обнулении блока

18 сигнал "Останов" поступает на вход установки триггера остаиова и устанавливает его в единичное состояние.

Прй этом очередная команда считывается из ячейки узла с адресом 2 + 15, Эта команда позволяет осуществить условный переход к микрокоманде с адресом 1б и, кроме того, сигналом установить триггер останова в нулевое состояние. Иикрокоманда с шестнадцатым адресом служит для записи информации с инверсных выходов триггеров группы

l4 триггеров в блок 15 памяти и информации с разрядных выходов регист408

10 ниэация входа обратного счетчика 4 счета длины теста, по сигналу У< через узел 16 коммутации — синхронизация первого счетчика 8. Поле адреса следующей микрокоманды содержит адрес текущей микрокоманды, что обуславливает выполнение перечисленных комбинаций в течение времени, необходимого для перебора всех комбинаций на укаэанных входах схемы. При обнулении счетчика 4 длины теста сигнал заема поступает на вход установки триггера

43 останова и устанавливает его в единичное состояние. При этом очередная микрокоманда считывается из ячейки узла 34 с адресом 2 + 22. Эта ко" манда позволяет осуществить переход к микрокоманде с адресом 23, кроме того, сигналом Y установить триггер

43 останова в нулевое состояние.

Кикрокоманда с адресом 23 служит для синхронизации входа обратного счетчика счета адреса блока 3 (управляющий сигнал Y 5 ) .

Двадцать четвертая микрокоманда . позволяет сигналом У <о осуществить параллельную запись с выходов блока

15 памяти в регистр 7 сдвига и паралич лельную запись информации с выходов блока 24 в счетчик 4 длины теста (сигнал Y (5 ) °

Двадцать пятая микрокоманда содержит управляющие сигналы У4и Y °

По сигналу У< осуществляется синхронизация входов У4 и Y((. По сигналу

У осуществляется синхронизация входа обратного счетчика 4 длины теста, по сигналу Уд через узел 16 коммутации осуществляется синхронизация счетчика 8, Поле адреса следующей микрокоманды содержит адрес текущей микрокоманды,что обусловливает выполнение перечисленных комбинаций в течение времени, необходимого для перебор всех комбинаций на указанных входах схемы. При обнуления счетчика 4 длины теста сигнал заема поступает на вход установки триггера 43 останова и устанавливает его в единичное состояние. При этом очередная микрокоманда считывается из ячейки узла 34 с адресом 2 + 25.

Эта команда позволяет осуществить переход к микрокоманде с адресом 23 и, кроме того, сигналом Y установить . триггер 43 останова в нулевое состояние. Данные микрокоманды с адресами 23,24,25,2 +25.выполняются в цик%

9 1543 ра 23 сдвига в блок 24 памяти (запись информации производится в первые ячейки памяти блоков 15 и 24 соответственно), Семнадцатая микрокоманда формирует импульс записи инфор5 мации с разрядов, счетчика адреса в соответствующие разряды регистра 36 блока 3 (управляющий сигнал Yg).

Восемнадцатая микрокоманда формиру10 ет управляющий сигнал» Y — сброс в

11 It

27

0 счетчика адреса, и осуществляет переход к девятнадцатой микрокоманде, не содержащей управляющих сигналов, т.е. выполняется команда "Остаtl нов, Нулевой логический уровень (сигнал Y 4 ) отключает Генератор тактовых импульсов и работа устройства прекращается.

При необходимости сформировать 20 другие векторы (для других точек схемй) и длины тестовых последовательностей необходимо осуществить перекоммутацию входа 2 задания режима работы устройства и повторно обра- 25 титься к микропрограмме, расположенной начиная с 9-го адреса узла 34.

После окончания формирования тестовой информации в регистре 36 блока 3 записан код, соответствующий последнему адресу блоков 15 и 24 памяти, по которому записана сформированная тестовая информация.

Далее можно перейти к режиму тестирования объекта контроля. микропрограмма тестирования расположена начиная с 20-го адреса узла 34. Обращение к двенадцатой микрокоманде позволяет управляющим сигналом Yyg осуществить параллельную запись информа- 40 ции, содержащей код последнего адреса блоков 15 и 24 памяти, по которому записана информация в счетчик адреса блока 3, Информация записывается из регистра 36 блока 3. 45

Микрокоманда, записанная по адресу 21 необходима для параллельной записи информации (о подмножестве тес: тируемых входов) с выходов блока 15 памяти в регистр 7 сдвига (сигнал У ) и установки начального состояния блока 4 (параллельная запись информации, содержащей длину теста для тестируемой точки схемы или выхода,с выходов блока 24 в счетчик 4 длины теста« управляющий сигнал Y g ) .

Двадцать вторая микрокоманда содержит управляющие сигналы у и у«

По сигналу У осуществляется синхро12

3408

ll 154 ле до обнуления счетчика 35 блока 3 °

При обнулении счетчика элемент И 37 формирует высокий логический уровень который совместно с сигналом синхронизации 7.< устанавливает триггер 44 останова блока 3 в единичное состояние. При этом очередная микрокоманда считывается из ячейки узла 34 с адрес1+ сом 21 + .25. Данная микрокоманда не содержит управляющих сигналов, т.е. выполняется команда "Останов". Нулевой логический уровень (сигнал У

Формула изобретения

l. Устройство для формиронания тестов, содержащее генератор тактоBblx HMTIóëüñoâ, генератор псевдослучайных чисел, блок управления, счетчик длины теста, блок задания исхоцных данных, три регистра сдвига, дна счетчика, шифратор, первый элемент И, группу элементов И, первую

Группу триггеров, первый блок памяти, узел кОммутации, причем выход генератора тактовых импульсов соединен с тактовым входом блока управления, первая группа входов блбка задания исходных данных соединена с входами разрешения сдвига и сброга, первого регистра сдвига, вторая группа выходов блока задания исходных данных соединена с входами разрешения сднига

И сброса, второго регистра сднига, Ныход заема счетчика длины теста соединен с входом останова блока управЛения, первый выход которого соединен с синхронходом первого регистра сдвига, второй, третий и четверть»й выходы блока синхронизации соединены соответственно с установочным входом и синхровходом генератора псевдослучайных чисел и входом обратного счета счетчика длины теста, третья

Группа выходов блока задания исходных данных соединена с группой информационных входов второго счетчика, вход предварительной установки„ сброса и вход прямого счета которого

:оединены соответственно с пятым, шестым и седьмым выходами блока управления, кроме того, группа выходов второго счетчика подключена к riepвой группе входов шифратора, вторая группа входов которого соединена с ,группой разрядных выходов третьего сдвигового регистра, выход второго счетчика соединен с первым входом соответствующего элемента И группы элементов И, вторые входы которых соединены с выходом первого элемента И, 5 первый вход которого соединен с выходом шифратора, а второй вход первого элемента И соединен с восьмым выходом блока управления, выходы элементов И группы соединены с входами установки соответствующих триггеров первой группы, входы сброса которых соединены с девятым выходом блока управления и входом сброса третьего регистра

15 сдвига, инверсные выходы триггеров первой группы соединены с информационными входами первого блока памяти, адресные входы и вход управления записью которого соединены с группой выходов поля адреса блока управления выход генератора псевдослучайных чисел соединен с вторым информационным входом узла коммутации, управляющий вход узла коммутации является пер25 ным входом задания режима работы устройства, первый и второй выходы узла коммутации соединены с разрешающим и счетным входами первого счетчика соответственно, а выходы первого

3ц блока памяти соединены с информационными входами первого и второго регистров сдвига; десятый выход блока управления соединен с синхронходом второго регистра сдвига, одиннадцатый выход блока управления соединен с

35 синхровходом третьего регистра сдвига, информационный вход третьего сдвигового регистра является вторым входом задания режима работы устройства, разрядные выходы первого регистра сдвига соединены с входами установки в нулевое состояние соответствующих разрядов первого счетчика, входы установки н единичное

45 состояние которых соединены с соответствующими разрядными выходами второго регистра сдвига, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены два элемента ИЛИ, третий счетчик четвертый и пятый регистры сдвига, вторая группа триггеров, второй элемент И, второй блок памяти, генератор логической единицы, причем четвертая группа выходов блока задания исходных данных соединена с груп,пой информационных входон третьего счетчика, вход предварительной установки которого соединен с выходом пер1 ного элемента ИЛИ, первый вход которо го соединен с одиннадцатым выходом блока управления, выход заема третьего счетчика соединен с вторым входом первого элемента ИЛИ и с входом

> останова блока управления, двенадцатый вход которого соединен с входом обратного счета третьего счетчика, выход заема которого соединен с пер-. вым входом второго элемента ИЛИ и с первым входом второго элемента И, второй вход которого соединен с выходом четвертого регистра сдвига, информационные входы которого соединены с прямыми выходами соответствующих триггеров первой группы синхроэ вход четвертого регистра сдвига соединен с выходом второго элемента ИЛИ, второй вход которого соединен с тринадцатым выходом блока управления, группа выходов поля управления которого является группой синхровходов второй группы триггеров, группа выходов которых соединена с входами разрешения, управления направлением сдвига и записью четвертого регистра сдвига, выход второго элемента И соединен с синхровходом пятого регистра сдвига, информационный вход которого подключен к выходу генератора логической единицы, четырнадцатый выход блока управления соединен с входом установки в "0" пятого регистра сдвига, разрядные выходы которого соединены с информационными входами второго блока памяти, адресные входы которого и вход управления записью второго блока памяти соединены с группой адресных входов первого блока памяти

7 группа выходов второго блока памяти соединена с группой информационных входов счетчика длины теста, вход предварительной установки которого подключен к пятнадцатому выходу блока управления, шестнадцатый выход . которого соединен с входом синхронизации узла коммутации, а разрядные выходы первого счетчика являются вы" ходами устройства, вход сброса которого соединен с входом сброса устрой43408 4 ства, шина задания начальных условий которого соединена с группой адресных входов блока управления.

2. Устройство по-п .1, о т л и ч аю щ е е с я тем, что блок управления содержит блок памяти, коммутатор, элемент И, генератор псевдослучайного кода, два триггера и два элемента

ИЛИ, причем тактовый вход блока соединен с первым входом элемента И, первая группа выходов поля адреса блока памяти соединена с информационной группой входов блока памяти, вторая группа выходов поля адреса которого соединена с группой информационных входов коммутатора, управляющий вход которого соединен с выходом элемента

20 И и с первым входом синхронизации блока памяти, второй вход элемента И соединен с выходом признака смены адреса блока памяти, первая группа выходов коммутатора соединена с груп25 пой выходов блока управления с первого по шестнадцатый, вторая группа выходов коммутатора соединена с группой выходов поля управления блока управления и группой входов кода pegp жима работы генератора псевдослучайного кода, группа выходов которого соединена с группой выходов поля адреса блока управления, выход генератора псевдослучайного кода соединен с входом установки первого триггера, вход сброса которого соединен с выходом первого элемента ИЛИ и входом сброса второго триггера,.выход которого и выход первого триггера соединеАо ны с первым и вторым адресными входами блока памяти, вход установки второго триггера соединен с выходом второго элемента ИЛИ, первый и второй входы которого соединены с выходом

45 останова блока управления, вход блока управления соединен с первым входом первого элемента ИЛИ и с вторым входом синхронизации блока памяти, .вторая группа адресных входов которого соединена с шиной задания начальных условий блока управления.

1543408

1543408 и о

1543408

)543408

1543408

Заказ 926

Тираж 565

ЦНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Составитель А. Сиротская

Редактор Л. Пчолинская Техред Л,олийнык

КорреКтор И. Муска

Подписное