1545221 - Устройство для контроля микропроцессорной системы

Устройство для контроля микропроцессорной системы

Иллюстрации

Показать все

Реферат

Изобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем. Целью изобретения является повышение диагностических возможностей устройства за счет разделения возникающих ошибок на ошибки, требующие перезапуска и не требующие перезапуска. Устройство содержит блок 1 постоянной памяти, регистр 2, дешифратор 3, шифратор 4, мультиплексоры 6 и 14, триггеры 8, 11, 12 и 13, регистры 15, 16 и 17 сдвига, счетчики 18, 19 и 20, элементы 2И-ИЛИ 24, 25 и 26. Устройство обеспечивает достоверный и гибкий контроль микропроцессорных систем с тремя шинами в процессе их функционирования. Гибкость контроля обеспечивается путем избирательной фильтрации потока ошибок по типам, связанным с устройствами контролируемой микропроцессорной системы, при обращении к которым они возникают. Оценка частных потоков ошибок с целью формирования сигнала общей ошибки осуществляется по двум порогам: порогу плотности распределения и интегральному порогу потока ошибок каждого типа. Сигнал общей ошибки формируется лишь при достижении в некотором канале контроля пороговых значений. Это обеспечивает прерывание выполнения основной программы в существенно более редких случаях и только в ситуациях, заранее назначаемых разработчиком и представляющих реальную опасность для выполнения основной задачи. В результа3.062образце 2 установлены электротензодатчики 7. При работе устройства опорные плиты 1 поворачиваются вокруг шарниров шарнирно опертой жесткой стенки 3, таки

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСН ИХ

РЕЩУБЛИН

„„SU,» 1545221 (51) 5 С 06 Р )>/00

ОП САНИ ИЗОБР .ГК И

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4420227/24-24 (22) 03.05,88 (46) 23.02.90. Бюл; К - 7 (71) Рыбинский авиационный технологический ийститут (72) В.M. Комаров, N.À. Гладштейн, Н.А.Шубин и И.З. Альтерман (53) 681 ° 3(088.8)

{56) Авторское свидетельство СССР

Ф 1260960, кл. G 06 F ll/28, 1985.

Авторское свидетельство СССР

У 1332323, кл. G 06 F 11/28, 1986.

2 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем. Целью изобретения является повьш ение диагностических возможностей устройства за счет разделения возникающих ошибок на ошибки, требующие перезапуска и не требующие перезапуска. Устройство содержит блок l постоянной памяти, регистр

154522) 2, дешифратор 3, шифратор 4, мультиплексоры 6 и 14, триггеры 8, 11, 12 и 13, регистры 15, 16 и 17 сдвига, счетчикй 18, 19 и 20, элементы 2И-ИЛИ

24, 25 и 26. Устройство обеспечивает достоверный и гибкий контроль микропроцессорных систем с тремя шинами в процессе их функционирования. Гибкость контроля обеспечивается путем избирательной фильтрации пото%а ошибок по типам, связанным с устройствами контролируемой .микропроцессорной системы, при обращении к которым они возникают. Оценка частных потоков ошибок с целью формирования сигнала общей ошибки осуществляется по двум

Изобретение относится к вычислительной технике и может быть использовано при построении надежных микропроцессорных систем. 25

Целью изобретения является повышение диагностических возможностей устройства за счет разделения возникающих ошибок на ошибки, требующие и не требующие перезапуска. 30

На фиг. 1 изображена структурная схема устройства; на фиг, 2 вЂ” вре- . менные диаграммы его работы.

Устройство для контроля микропроцессорной системы содержит (фиг,1)

35 последовательно соединенные блок 1 постоянной памяти, регистр 2 и дешифратор 3, последовательно соединенные шифратор 4, информационный вход которого является информационным входом 4р

5 устройства, и первый мультиплексор

6, управляющий вход которого соединен с выходом блока 1 постоянной памяти, адресный вход которого является адресным входом 7 устройства, первый 45 триггер 8, выход которого является выходом 9 сигнала ошибки, а вход сброса соединен с входом 10 сброса устройства, второй 11, третий 12 и четвертый 13 триггеры, второй мультиплексор 14, три регистра 15-17 сдвига, три счетчика 18-20, три элемента И 21-23, и три элемента 2И-ИЛИ

24-26. устройство для контроля микропроцессорной системы работает следующим

55 образом.

Оно обеспечивает контроль наиболее распространенной микропроцессорпорогам: порогу плотности распределения и интегральному порогу потока ошибок каждого типа. Сигнал общей ошибки формируется лишь при достижении в некотором канале контроля пороговых значений. Это обеспечивает прерывание выполнения основной программы в существенно более редких случаях и только в ситуациях, заранее назначаемых разработчиком и представляющих реальную опасность для выполнения основной задачи. В результате существенно повышается устойчивость вычислительного процесса в контролируемой системе к воздействию помехи расширяется область ее применения, 2 ил., 3 табл. ной системы с тремя шинами: шиной адреса, шинбй данных и шиной управления.

Для обеспечения контроля микропроцессорной системы вход 5 предлагаемого устройства подключается к управляющей шине контролируемой системы, вход 7 вЂ” к ее адресной шине, вход 10 сброса вЂ” к цепи сброса микропроцессора, вход 27 вЂ” к линии сигнала "Синхроег низация контролируемой системы, а выход 9 сигнала ошибки вЂ” к входу запроса прерывания микропроцессора или может использоваться другим образом.

В общем случае контролируемая микропроцессорная система содержит постоянную память (ПЗУ), оперативную память (ОЗУ), в которой организуется стек, и устройства ввода-вывода (УБВ).

На стадии программирования программист должен распределить зону адресного пространства микропроцессора и закрепить за каждым из устройств системы определенную адресную зону. При этом, как правило, часть адресного пространства остается неиспользованной.

Для обращения к конкретному устройству микропроцессор формирует на шине адреса соответствующий код, обеспечивающий активацию выбранного устройства, Для упрощения селекции выбираемого устройства распределение адресов осуществляется таким образом, чтобы по старшим разрядам адреса можно было бы определить устройство, к которому осуществляется обращение.

Количество используемых для этого

21 6 этих ситуаций в соответствии с доl пустимыми комбинациями управлянщих сигналов . Функ циониров ание шифратора

4 описывается табл.3 истинности.

Каждый разряд выходного кода шифратора 4 соответствует устройству контролируемой микропроцессорной системы (У вЂ” устройство ввода-вывода

У вЂ” неиспользуемая эона адресного пространства; У, вЂ” ПЗУ; У, вЂ” ОЗУ;

Yz вЂ” стек). Единицы в правой части табл.3 соответствунт некорректным, а нули вЂ” корректным синтаксическим ситуациям. Например, для ПЗУ некорректными входными сигналами являются

ЗП, ВВ, ВЫВ, ЗСТ, ИСТ. Для неиспользуемой зоны адресного пространства любой управляющий сигнал будет некорректным.

Для обнаружения синтаксически некорректных ситуаций в контролируемой системе необходимо значения выходного кода шифратора 4 сопоставить с устройством, к которому осуществляется обращение по адресной шине 7 в текущий мсмент времени. 3ТО осуществляется мультиплексором 6. При нормальной работе микропроцессорной системы исполняемые коканды синтаксически корректны, поэтому на соответствующем выходе шифратора 4 и на выходе мультиплексора 6 будет постоянный уровень логического нуля. Это связано с тем, что на управляющих входах мультиплексора 6 блок l постоянной памяти устанавливает код устройства, к которому идет обращение, и выбирается соответствующий информационный вход мультиплексора 6.

Последний подключен к соответствующему выходу шифратора 4 (табл.2), где единицами закодированы только некорректные обращения (табл.3). Поскольку на выход мультиплексора 6 сигнал не поступает, триггер ll, фиксирующий однократнун ошибку в контролируемой системе, остается в обнуленном состоянии, которое было установлено при сбросе микропроцессорной системы через вход 10 сброса устройства.

При исполнении процессором микропроцессорной системы программы в результате сбоя или отказа его элементов возможно возникновение некорректной синтаксической ситуации при обращении к какому-либо устройству системы. К таким ситуациям относятся попытка извлечения команды из зоны опе- °

5 15452 старших разрядов определяется минимальным объемом адресного пространства, закрепляемого за каким-либо устройством микропроцессорной систе-. мы. Пусть, например, для идентифи5 кации выбираемого устройства системы использоввно пять разрядов А, А

A,3, A

При таком составе контролируемой микропроцессорной системы устройство, к которому осуществляется обращение, может быть указано трехразрядным кодом. Перекодирование входного кода на старших разрядах шины адреса 7 в код, указывающий тип выбираемого устройства, осуществляется блоком I постоянной памяти..Для этого в нем по существующим адресам хранятся коды устройств микропроцессорной системы.

Пусть код ПЗУ вЂ” 000, код ОЗУ вЂ” 001, код стека вЂ” 010, код УВВ вЂ” 011, а код неиспользованной зоны вЂ” 1 00 . Тогда в блоке 1 постоянной памяти должны храниться коды в соответствии с табл.2.

Таким образом, при обращении микропроцессора к какому-либо конкретно- 30 му устройству системы на выходах блока 1 постоянной памяти формируется соответствующий код, и мультиплексор

6 выбирает соответствующий информационный вход, подключенный к одному из выходов шифратора 4, вход которого через информационный вход 5 подключен к управляющей шине контролируемой системы. В состав шины управления типовой микропроцессорной сис- 40 темы входят следующие сигналы: чтение памяти ЧТ; запись в память; ввод

ВВ; вывод ВЫВ; загрузка в стек ЗСТ; извлечение из стека ИСТ; чтение первого байта команды NI подтверждение 45 прерывания IIDP.

При этом, как правило, все управляющие сигналы стробированы соответствующими строб-сигналами микропроцессора Прием" или Запись". 50

Совершенно очевидно, что при нормальном функционировании системы микропроцессор генерирует управляющие сигналы в строгом соответствии с устройством, к которому обращается.На- 55 рушение этого соответствия свидетельствует об отказе,или сбое и является синтаксически некорректной ситуацией.

Шифратор 4 обеспечивает кодирование

154522) ративной памяти в результате сбоя программного счетчика процессора, попытка записи числа в зону ПЗУ в результате сбоя косвенного адреса или отказа одной из линий адресной шины и т.п . Некорректным является также любое обращение к используемой зоне адресного пространства. При возникновении подобной некорректной синтаксической ситуации работа устройства описьвается следующей последовательностью событий, Блок постоянной памяти 1 устанавливает на управляющих входах мультиплексора 6 код устройст- 15 ва микропроцессорной системы, к которому должно производиться обращение.

Благодаря этому, среди информационных

Входов мультиплексора 6 выбирается тот, который связан с соответствую- 2р щим выходом шифратора 4. При некорректной ситуации код адресной зоны выбираемого устройства не соответствует комбинации управляющих сигналов на щине управления 5. Поэтому 25 на выбранном информационном входе мультиплексора 6 всегда будет лрисутствовать логическая единица (табл.З), а на его выходе появится сигнал, свидетельствующий об ошибке. 3р

Этот сигнал поступает на установочНый вход триггера 11, переводя его в единичное состояние.

В результате этого в триггере 11 фиксируется факт наступления в контролируемой системе однократной ошибки некоторого типа.

Для обеспечения высокой гибкости и достоверности контроля в предлагаемом устройстве осуществляется раз- 40 личная обработка ошибок различного типа. При этом все обнаруживаемые ошибки разделены на пять типов в соответствии с типами устройств контролируемой микропроцессорной системы, при обращении к которым они возникают ° В соответствии с этим в отдельные типы выделены ошибки при обращении к ПЗУ, ОЗУ, стеку, УВВ и неиспользуемой зоне памяти. Возможность раз- 5р личной обработки этих ошибок обусловлена тем, что они вызывают различные последствия в контролируемой системе.

Например, ошибки при обращении к программному ПЗУ и стеку, в которых чаще всего хранится управляющая информация, могут .вызвать непредсказуемые последствия и, следовательно, в этом случае сразу же, при однократной ошибке, должны быть приняты соответствующие меры. С другой стороны, в большом классе микропроцессорных систем, реализующих функции контроллеров, ошибки при обращении к ОЗУ и

УВВ, хранящим регенерируемые данные, а также к неиспользуемой зоне памяти за данными не вызывают столь критичных последствий. Это обусловлено тем, что в .контроллерах реализуется непрерывный процесс управления и программа решения задачи представляет собой бесконечный цикл. При этом, как правило, объект управления обладает большой инерционностью и не может изменить своего состояния при генерации ложных управляющих воздействий в течение коротких интервалов времени.

Вследствие цикличности процесса управления ошибки, возникшие в результате сбоя в текущем цикле, исправляются уже в следующем цикле и не вызывают нарушения процесса управления, так как длительность программного цикла в контроллерах очень мала. При этом ошибки, связанные с обращением к неиспользуемой зоне памяти за командами, также не вызывают критических последствий., Это обусловлено тем, что в неиспользуемую зону всегда вводятся программные ловушки, обеспечивающие автоматический перезапуск программы сначала при попадании в нее. В этом случае возникновение ошибок такого типа влечет за собой пропуск некоторой части программы лишь в текущем цикле, что не вызывает нарушения процесса управления в целом. Для повышения устойчивости процесса управления в условиях сильных помех, вызывающих сбои в контролируемой микропроцессорной системе, фиксация ошибок, не вызываюших критичных последствий, с принятием соответствующих мер должна осуществляться не при их однократном проявлении, а после превышения некоторого порога в их потоке. При этом могут быть установлены различные типы порогов для фиксации общей ошибки.

В предлагаемом устройстве обработ. ка ошибок осуществляется по двум типам наиболее важных порогов: порога плотности распределения потока ошибок и интегрального или суммарного порога потока ошибок, Плотность распределения потока ошибок характеризует частоту их появления во времени.

) 545221

Этот порог превышается, если подряд в течение некоторого заранее заданного количества последовательных циклов контроля фиксируется факт появле

5 ния ошибки одного типа. Если же эта ошибка носит перемежающийся характер с количеством ошибок в пачке, не превышающем установленного порога плотности, то общая ошибка в этом случае не фиксируется.

Интегральный показатель потока ошибок характеризует общее количество появления однократных ошибок одного типа, в течение некоторого заранее установленного интервала времени наблюдения, в качестве которого может использоваться общее время работы устройства. Интегральный порог превышается, если в течение времени наблюдения количество однократных ошибок одного типа становится равным некоторому заранее выбранному числу °

Анализ однократных ошибок, возникающих в контролируемой системе, с 25 учетом их типов и установленных порогов осуществляется следующим образом. В микропроцессорных системах (например, на базе микропроцессора

KP580BN80A) каждая команда програм 30 мы выполняется в течение нескольких машинных циклов, каждый из которых состоит из нескольких машинных тактов, Каждый машинный цикл связан с обращением к внешним по отношению к процессору системы устройствам (ПЗУ, ОЗУ, стеку, УВВ) и, следовательно, в каждом машинном цикле возможно появление однократной ошибки некоторого типа, В связи с этим анализ сос вЂ” 40, тояния триггера 11, фиксирующего однократную ошибку, осуществляется в каждом машинном цикле.

В начале каждого машинного цикла процессор системы генерирует сигнал 45 Синхронизация, поступающий на тактовый вход 27 устройства. По спаду этого сигнала триггер ll в начале каждого машинного цикла устанавливается в исходное нулевое состояние (фиг.2). Это обеспечивает сброс результата контроля однократной ошибки в предыдущем машинном цикле и подготавливает устройство к ее фиксации в текущем машинном цикле. При этом одновременно в регистре 2 фиксируется код устройства (табл.2), к которому осуществляется обращение в текущем машинном цикле. Этот код поступает на вход дешифратора 3, рабо-.та которого в данный момент запрещена нулевым уровнем на входе стробирования. Поэтому все выходы дешифратора 3 при этом остаются в пассивном состоянии. Вслед за сигналом

Синхронизация" процессор контролируемой системы генерирует управляющие сигналы, осуществляющие фактическое обращение к выбранному по шине адреса устройству системы. При несоответствии адреса на входе 7 управляющему сигналу на входе 5 в триггере )1 фиксируется однократная ошибка в контролируемой системе, что было подробно рассмотрено выше.

Выходной сигнал с триггера )l поступает на информационные входы триггерон 12 и 13, регистров 15-17 сдви га и входы элементов И 21-23, управляющих прохождением сигналов на счетные входы счетчиков 18-20. Это подготавливает предлагаемое устройство к анализу типа зафиксированной однократной ошибки. Триггеры 12 и 13 предназначены для фиксации однократных ошибок при обращении к программному ПЗУ и стеку соответственно, регистры 5-) 7 сдвига вЂ” для фиксации плотности распределения потоков ошибок при обращении к ОЗУ, УВВ и неиспользуемой зоне адресного пространства соответственно, а счетчики 18-20 вЂ” для фиксации интегральных показателей потоков ошибок при обрашении к тем же устройствам. Разрядность элементов

12 и 13, 15-20 определяется максимальным допустимым значением соответствующих порогов для фиксации общей ошибки.

Факт достижения порога плотности распределения и интегрального потока ошибок при обращении к ОЗУ, УВВ и неиспользуемой зоне памяти устанавливается. с помощью элементов И-ИЛИ 2426 соответственно. Их настройка на некоторый порог осуществляется путем соответствуюшего подключения их входов к прямым выходам регистров 15-17 сдвига или к прямым и инверсным выходам счетчиков 18-20 в зависимости от выделяемого кода. Например, если порог плотности распределения потока ошибок при обращении к ОЗУ установлен на уровне 8, то разрядность регистра

15 сдвига должна быть равна 8, и восемь входов первой группы элемента

И-ИЛИ 24 должны быть подключены к

1 545221

12 прямым выходам всех триггеров регист- ра 15 сдвига Если интегральный порог по" тока ошибок при обращении к ОЗУ установлен на уровне 100 = 11000100, то разряд-

,5 нЬсть счетчика 18 должна быть равна

7, а семь входов второй группы элемента И-ИЛИ 24 должны быть подключены к прямым выходам 7,6 и 3 и инверсным выходам 5, 4, 2 и 1 триггеров счетчика 18. Аналогичным образом определяется разрядность остальных регистров сдвига, счетчиков и вариант

Подключения к ним соответствующих элементов И-ИЛИ. 15

Анализ типа однократной ошибки, зафиксированный в триггере 11, осуществляется по фронту очередного сигнала

"Синхронизация" (фиг.2). При этом по входу стробирования разрешается рабо- 20 та дешифратора 3, и активный уровень появляется на его выходе, соответстВующем коду, запомненному в регистре

2, т.е, тину устройства контролируемой системы, к которому было обращенне в предыдущем машинном цикле. По. фронту выходного сигнала дешифратора

3 осуществляется фиксация однократной ошибки с выхода триггера 11 в соответствующем канале контроля. Например, 30 если активируется нулевой или второй вЫходы дешифратора 3, то однократная ошибка фиксируется в триггерах 1 2 или 1 3 соответственно. При активировании первого, третьего или четверто- 35 го выходов дешифратора 3 ошибка фиксируется путем сдвига соответствующего регистра сдвига и инкрементирования соответствукщего счетчика, так как все элементы И в этот момент вре- 40 мени открыты сигналом с выхода триггера 11, Если при обращении к некоторому устройству контролируемой системы однократная ошибка в очередном машин- 45 ном цикле не обнаруживается, то работа предлагаемого устройства описывается совершенно аналогичной последовательностью событий. Однако в этом случае триггер 11 находится в нулевом состоянии. Поэтому при активировании выхода дешифратора 3 состояние всех счетчиков не изменяется, а в,соответствующий регистр сдвига записывается логический "0". Это обес-55 печивает отсчет плотности распределения потока ошибок при обращении к соответствующему устройству контролируемой системы сначала.

Рассмотренный процесс функционирования предлагаемого устройства обеспечивает избирательную фильтрацию потока однократных ошибок с их раздельным накоплением по различным типам ошибок и их оценку по различным порогам. При достижении в некотором канале какого-либо установленного порога ошибок активируется выход соответствующего элемента И-ИЛИ 24-26 или выход триггеров 12 и 13, подключенных к информационным входам мультиплексора 14. Этот мультиплексор предназначен для оценки необходимости фиксациви общей ошибки. Для этого код с регистра 2 поступает на управляющий вход мультиплексора 14 и выбирает его информационный вход, соответствующий типу ошибки, контролируемой в текущий момент времени. Если в результате фиксации очередной однократной ошибки в выбранном канале достигается какой-либо порог, то на выбранном информационном входе мультиплексора 14, а следовательно, и на выходе появляется активный уровень, устанавливающий триггер 8, фиксирующий общую ошибку, в единичное состояние. В результате этого на выходе

9 устройства появляется активный уровень, свидетельствующий о возникновении в контролируемой системе ошибки, по которой должны быть приняты соответствующие меры.

Выход 9 ошибки устройства соединяется с входом запроса прерывания микропроцессорной системы или.может использоваться каким-либо другим образом. В первом случае при возникновении ошибки выполнение текущей программы прерывается и система переходит к выполнению программы обработки .прерывания по ошибке. Эта программа может предусматривать восстановление процесса, нарушенного общей ошибкой, может иметь диагностический характер (выявление причин ошибки) или обеспечивать останов нарушенного процесса.

Формула изобретения

Устройство для контроля микропро- цессорной системы, содержащее блок постоянной памяти, шифратор, первый мультиплексор, первый триггер, регистр и дешифратор, причем информационный вход устройства для подключения к управляющей шине объекта конт 1545221

Адресный массив устройства микропроцессорнои системы

А rs А мА дА rrA„

0 0 0 0 0

0 1 1 3 1

ПЗУ

А,z А т А А га rr

1 0 0 0 0

ОЗУ

1 0 1 0 0

0 1 0 1

Стек

1 0 1 1 0

Не использовано

1 1 1 1 0

1 1 1 1 1

УВВ роля соединен с входом шифратора, выход которого соединен с входами данных первого мультиплексора, адресный вход устройства для подключения к адресной шине объекта контроля соединен с адресным входом блока постоянной памяти, выход которого соединен с управляющими входами первого мультиплексора, с информационными входами 0 регистра, выходы которого соединены с информационными входами дешифратора, вход сброса устройства соединен с входом начальной установки первого ре-.

Гистра, с нулевым входом первого триггера, прямой выход которого является выходом ошибки устройства, о твЂ” л и ч а ю щ е е с я тем, ччто, с целью повышения диагностических возможностей устройства за счет разде-. ления возникающих ошибок на ошибки, требующие и не требующие перезапуска, в устройство введены второй, третий и четвертый триггеры, второй мультиплексор, три регистра сд ига, три 25 счетчика, три элемента И и три элемента 2 И-ИЛИ, причем вход сброса устройства соединен с нулевыми входами второго, третьего и четвертого триггеров, с входами начальной уста- 30 новки первого, второго и третьего счетчиков, первого, второго и третьего регистров сдвига, тактовый вход устройства соединен с тактовыми входами дешифратора, регистра и второго триггера, выход первого мультиплексора соединен с единичным входом второго триггера, прямой выход которого соединен с информационными входами третьего и четвертого триггеров, с ин-40 формационными входами первого, второго и третьего регистров сдвига, информационный вход второго триггера соединен с шиной логического нуля устройства, первый, второй, третий, чет- 45 вертый и пятый выходы дешифратора соединены с тактовыми, входами соответственно третьего триггера, первого регистра сдвига, четвертого триггера, второго и третьего регистров сдвига, 50 второй, четвертый и пятый выходы де-:.. шифратора соединены с первыми входами соответственно первого, второго и третьего элементов И, прямой выход второго триггера соединен с вторыми входами первого, второго и третьего .элементов И, выходы которых соединены со счетными входами соответственно первого, второго и третьего счетчиков, выходы первого, второго и третьего регистров сдвига соединены с пер" выми входами соответственно первого, второго и третьего элементов 2И-ИЛИ, выходы первого, второго и третьего счетчиков соединены с вторыми входами соответственно первого, второго и третьего элементов 2И-ИЛИ, выходы третьего триггера, первого элемента

2И-ИЛИ, четвертого триггера, второго и третьего элементов 2И-ИЛИ соединены соответственно с первым, вторым и третьим, четвертым и пятым информационными входами второго мультиплексора, выход которого соединен. с единичным входом первого триггера, выход регистра соединен с управляющим вхопом второго мчльтиплексооа.

Таблица !

1545221! б!

Таблица 2

Ко д на выходе блока ! постоянной

Код на входах

7 адреса

Тип устройства системы

Выбираемый информационный вход мультиплексо-. ра 6 памяти

0 0 О О О

О 0 О

ПЗУ

0 1 1 1 1

0 О 1

1 О 0 О О

ОЗУ

1 О 1 О 0

0 1 О

0 1 0 1

Стек

I 0 1 I 0.1 0 О

1 1 1 1 О

О I 1

1 1 1 1

УВР

Т а блица 3

Входные сигналы шифратора 4

Выходные сигналы шифратора 4

ЧТ ЗП BB Bb!B ЗСТ ИСТ YI PDP У, У„ У, l У, У, О 0

О 0 О

О О

О 0 О О

О 0

О 1

О О

0 О

О О

О 0

О 1

0 1

О 1

О О

1 О

1 I ! 1

О l

1 1

154522I

a 1)-И

Опорный с нал кона яущеуФОй пены

Мре Сны оход 7

Так тпЬ!

Йод 27 оыход лр ра 1!

Выход ре ра2

BaXOd ПЕ рапора

Информа

//beau ЙП

%ходы з нюап8! !

5-:20 о хпй м / пьекспрЬ

ablxod й/ Ф

Составитель И. Сигалов

Редактор Н. Лазаренко ТехредМ.Ходанич Корректор А.Обручар

Заказ 491 Тираж 565 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно"издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

Устройство для контроля микропроцессорной системы

Патент 1545221