Узел заполнения тестовой информации

Узел заполнения тестовой информации

Иллюстрации

Показать все

Реферат

 

Устройство к вычислительной технике, в частности к устройствам функционального контроля логических узлов. Такие устройства позволяют определить правильность функционирования логического узла посредством определенных входных воздействий и анализа соответствующих выходных реакций. Цель изобретения - сокращение тестовой информации, вносимой в узел памяти. В узел запоминания тестовой информации, имеющий три блока памяти и первую группу регистров, дополнительно введены четвертый и пятый блоки памяти, вторая группа регистров, регистр, группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор и элемент И. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„.SU„„15487

А1 (51) 5 6 06 Р 11/26

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21 ) 4011 569/24-24 (22) 13.01.86 (46) 07.03,90. Бюл. ¹ 9 (72) В.Ф,Басалыга, Н.Н.Кондратеня и А.Я.Старовойтов (53) 681.3 (088.8) (56) Авторское свидетельство СССР № 354415, кл, G 06 F 11/00.

Патент Великобритании № 1513731, кл. G 01 R 31/00, 1974 ° (54) УЗЕЛ ЗАПОМИНАНИЯ ТЕСТОВОЙ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике, в частности к устройствам Функционального контроля лоИзобретение относится к вычислительной технике, а именно к устройствам функционального контроля логических узлов.

Устройства функционального контроля позволяют определить правильность функционирования логического узла посредством определенных входных воздействий и анализа соответствующих выходных реакций. Совокупность двоичных значений входного воздействия и эталона выходной реакции, соответствующей этим значениям, называется тест-набором. Кроме тест-наборов тестовая информация включает служебные наборы, определяющие режим работы выходного формирователя устройства для каждого сигнального контакта соединителя печатной платы логического узла, Наборы, составляющие слова тестовой информации, могут иметь переменное число разрядов в зависимости от

2 гических узлов. Такие устройства позволяют определить правильность функционирования логического узла посредством определенных входных воздействий и анализа соответствующих выходных реакций. Цель изобретения— сокращение тестовой информации, вносимой в узел памяти. В узел запоминания тестовой информации, имеющий три блока памяти и первую группу регистров, дополнительно введены четвертый и пятый блоки памяти, вторая группа регистров, регистр, группа .элементов ИСКЛЮЧА10ДЕЕ ИЛИ, дешифратор и элемент И. 1 ил. числа. сигнальных контактов в соедини- С теле печатной платы конкретного логического узла, подлежащего контролю, 2

Максимальное число разрядов равно максимальному числу используемых сиг- р нальных контактов. юф

В процессе контроля наборы тесто-.. вой информации временно ипи постоянно хранятся в блоке запоминания, который размещается между блоком сопряжения устройства для функционального контроля с управляющей ЭВМ и блоком формирования входных и анализа выходных сигналов контролируемого узла.

Цель изобретения — сокращение тестовой информации, вносимой в узел памяти. и

На чертеже приведена функциональная схема узла.

Узел содержит регистр 1, первую группу регистров 2 и 3, первый вход

4 задания режима работы узла, вторую

1548788 группу регистров 5, выходы 6 узла, третий блок 7 памяти, первый 8, второй 9 и пятый 10 блоки памяти, вто рую rpynrry информационных входов 11 узла, адресных входов 12 узла, вход

13 записи, четвертый блок 14 памяти, выход 15 признака смены тестового слова четвертого блока памяти, элемент

И 16, выход 17 признака тестового, слова узла, второй вход 18 задания режима работы, дешифратор 19 первую группу информационных входов 20 узла, выходы 21 попя адреса четвертого блока памяти, группу выходов 22-24 четверl5 того блока памяти и группу элементов

ИСКЛЮЧА1ОЩЕЕ ИЛИ 25.

В регистре 1 временно запоминается тест-набор, В регистре 2 временно запоминается служебный набор, задаю- 0 щий входные и выходные контакты соединителя проверяемого узла на данный шаг тестирования. В регистре 2 временно запоминается служебный набор, задающий выходные контакты, подлежащие контролю в данном шаге тестирования, Регистр 3 часто называют регистром маски выходных контактов, В группе регистров 5 помещается служебная информация, которая не из30 меняется в течение всей тестовой программы, и может храниться служебный набор, задающий тип логики контакта, отрицательный (ЭСЛ) или положительный (ТТЛ). Один регистр из этой группы может определять, нужно ли подключать 35 к контакту резистор нагрузки. Несколько регистров 5 из группы могут испольh зоваться для задания конкретного импульса из программно-заданной временной диаграммы, который подается на данный контакт,. Один реестр может управлять подключением к заданным контактам цепей с аналоговыми измерителями и т„п, 45

Количество регистров определяется характеристиками узла-тестера, Блоки

7 и 14 памяти имеют одинаковое число слов, но различную разрядность. Слово блока 14 памяти несет информацию служебного характера о наборе, находящемся в блоке 7 памяти по тому же адресу. Если с выхода 15 считывается "1" это означает, что синхронно йз памяти

7 считывается служебный набор, который направляется в один из блоков 810 памяти или один из регистров 5 группы.

Блок 14 памяти может иметь разрядность, равную" 16 или 32, в то время как блок 7 памяти должен иметь разрядность от 96 до 256 и более (в соответствии с числом контактов контролируемого логического узла) ° Блоки 7-10 памяти имеют одинаковую разрядность, но разную емкость по числу слов. Блок памяти 8 имеет небольшую емкость, которая зависит от максимального числа двунаправленных шин у контролируемых узлов и должна вмещать не менее (2 +

O.

+1) слов, где а — максимальное число двунаправленных шин, которое может быть у контролируемого узла, Блок 9 памяти имеет емкость, не превышающую емкость блока 7 памяти, и, главное, что согласно данному решению содержимое блока 9 памяти может быть обновлено на любом этапе тести-, рования, и он может иметь существенно меньшую емкость, чем емкость блока 7 памяти. Это можно пояснить тем, что отношение количества тест-наборов к наборам-маскам выходов в любой тестпрограмме больше единицы. Это соотношение зависит от методики построения (синтеза) контролирующих тестов и изменяется в широких пределах, Блок 10 памяти, запоминает служебные наборы, которые задают номера тех входных контактов проверяемого логического узла, содержание которых не должно меняться в данном шаге контроля по сравнению с предыдущим шагом.

По аналогии можно эти наборы назвать маской входных контактов.

Наличие блока 10 памяти дает возможность использовать блок сопряжения узла с ЭВИ в случае, если часть контактов контролируемого узла не используется и т,п, Это позволяет уменьшить длину тест-программы. Для хранения служебного набора, определяющего узел логики, в узел вводится N- элементов

ИСКЛЮЧА1ОЩЕЕ ИЛИ 25, входы которых соединены с выходами блока 7 памяти и группы регистра 5, а выход — с D-входом данных регистра 1, Узел работает следующим образом .

На первой фазе заносится синхронно информация в блоки 7 и 14 памяти, При этом строб-сигналы на шины 4 и 18 не поступают, Уровень "0" на шине 18 узла обеспечивает благодаря элементу

И 16 уровень "1" на входах записи блока 8-10 памяти и уровень "0" на С-входе дешифратора 19, Это означает, что

5 15487 блоки 8-1 0 памяти находятся в режиме

"Чтение", дешифратор заперт (на выхо-! дах нули), Осуществляется запись в блоки 7 и

14 памяти с входа 13, Затем адрес

5 увеличивается на "1" и т,д. до полного или частичного заполнения блоков

7 и 14 памяти.

Вторая фаза работы — это перезапись служебных наборов из блока 7 памяти в блоки 8-10 памяти и регистры

5 группы. Ячейки блоков 8-10 памяти с нулевым адресом для информации не используются, В этой фазе на входы 4 и 18 поступают строб-импульсы, а на шине 13 устанавливается уровень "1", означающий режим "Чтение" . Кроме того, при перезаписи служабных наборов с выхода

15 блока 14 памяти считываются едини- 20 цы — признак, из блока 7 памяти считывается служебный набор, Вначале на адресных входах 12 устанавливаются нули, Через определенное время, равное времени выборки памяти, 25 на выходах блоков 7 и 14 памяти устанавливается информация, а на выходах одной группы 21-24 — двоичное значение адреса, равное "1", например, на выходах 22. Уровень "1" считывается так- 30 же и с выхода 15, Затем по шине 18 поступает строб-импульс.

Запись, по которой выходными сигналами элемента 1б стробируется дешифратор 19, и сигнал проходят на неза35 действованный и левой выход, так как на входе дешифратора установлены все нули. При этом ни наодин из регистров

5 группы не поступит импульс записи.

Импульс с прямого выхода элемента И

16 записывает набор с выхода блока 7 памяти в нулевые ячейки блоков 9 и

10 .памяти и в первую ячейку блоков

8 памяти. Далее адрес на адресных входах 12 возрастает на II!f1 а на 45 выходах 22 считывается двойка, Происходит запись второго служебного набора по второму адресу блока 8 и опять по нулевым адресам блоков 9 и

10. 50

Когда вся нужная информация записывается в блок 8, начинается ..запись в другую память, например в блок 9 или 10, которая выполняется по тому же алгоритму, но на выходах 22 будут считываться нули, адреса — на выходах

23 или 24 блока 14 памяти. Если записывается информация в регистры 5 группы, то на выходах 21 блока 14 памяти

88 6 считывается информация, отличная от нуля, а на выходах 22-24 - нулевая.

Третья фаза работы отличается тем, что считываются тест-наборы и на выходе 15 памяти считываются нули, Дешифратор 19 не стробируется, а все блоки работают в режиме считывания.

При изменении адреса на шине 12 информация появляется на выходах блоков

7-10 памяти.

Вначале рассмотрим случай, когда группы элементов 25 нет.

После появления данных на выходах блоков поступает строб-импульс по шине 4 и по С-входам записываются в регистры 2 и 3 данные с выхода блоков

8 и 9. Группа элементов 25 дает возможность составителю теста пользоваться математическими понятиями двоичных

"1" и "0" для различных типов логики, Если контролируемый контакт связан с элементами положительной логики, в соответствующем разряде регистра 5 из группы должен быть записан "0 .

В этом случае значение, считываемое с соответствующего разряда блока 7, записывается в регистр l без инвертирования (для отрицательной логики в регистр будет записываться инвертированная информация), Если адреса блоков 7 и 14 в каждом шаге увеличиваются на единицу, то адреса блоков 8-10 устанавливаются про1извольно по информации, считываемой с выходов 22-24 блоков !4. Уровень

"0" на выходе 17 указывает, что информация регистров 1, 2, 3 и 5 должна использоваться для тестирования.

Тест †набо и служебные наборы могут считываться и попеременно.

Из работы блока видно, что вся тест-программа может записываться в блоки 7 и !4 методом записи в магазинную память. Достаточно в управляющую память задать начальный адрес тестовой программы и количество слов при заданном формате наборов. Это первая причина экономии тест-информации (не требуется хранить и передавать адреса) .

Кроме .того, вместо записи многоразрядных служебных наборов для блоков

8 — 10 задаются их адреса одним ипи двумя словами с разрядностью ЗВМ. При. чина сокращения тестовой информации вытекает из того, что разновидноетей служебных наборов гораздо меньше их количества в.тест-программе. Каждый

1548788 гест-набор для данного узла снабжается служебным словом, несущим информацию о служебных наборах, которые должны синхронно использоваться с данным .тест-набором. Это существенно

Облегчает составление, отладку, и корректировку тестов, Дополнительные функциональные возможности появляются при введении па- 1О, мяти маски входных контактов, например узел может последовательно принимать ранимые тестовые наборы из ЭВМ, а фатем принимать тестовые последователькОсти задаваемые алгОритмическим генератором тестов на определенные заранее контакты контролируемого узла без изменения информации на других контактах этого узла.

20 формула изобретения узел запоминания тестовой информации, содержащий три блока памяти, пе рвую группу регистров, причем выходы регистров первой группы являются пер-25 вой группой выходов узла, синхровходы регистров первой группы соединены с первым входом задания режима рабо— ты узла, группа выходов первого и второго блоков памяти соединена с. первой и второй группами информационных входов регистров первой группы, адресные входы и вход записи третьего блока памяти соединены c. адресными входами и входом записи узла соответственно, группа информации входов тре35 тьего блока памяти .Соединена с первой группой. информационных входов, отличающийся тем, что, с целью сокращения объема тестовой ин40 формации, вносимой в узел, в него дополнительно введены четвертый и пятый блоки памяти, вторая группа регистров, регистр, группа элементов ИСКПОЧАЮЩЕЕ

ИЛИ, дешифратор и элемент И„ причем вторая группа информационных входов узла соединена с группой информационных входов четвертого блока памяти, выход признака смены тестового слова которого соединен с первым входом „ элемента И и с выходом признака смены тестового слова узла, второй вход элемента И соединен с вторым входом задания режима работы узла, прямой выход элемента И соединен с входОм синхронизации дешифра тора, выходы которого соединены с входами синхронизации регистров второй группы и являются выходами поля адреса узла, выходы третьего блока памяти соединены с информационными входами регистров второй группы, с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы и с информационными входами первого, второго и пятого блоков памяти, выход пятого блока памяти соединен с входом разрешения регистра, вход синхронизации и информационные входы которого соединены с первым вкодом задания режима работы узла и с выходами элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственно, выходы первой группы регистров второй группы соединены с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и являются выходами поля тест-набора узла, группа выходов поля типа логики которого соединена с второй группой выходов регистров второй группы, выходы регистра соединены с выходами поля признака эталона узла, выходы поля признаков входов (выходов) узла, первая, вторая, третья н четвертая группы выходов четвертого блока памяти соединены с информационными входами дешифратора, и с адресными входами первого, второго и пятого блоков памяти соответственно, инверсный выход элемента И соединен с входами записи первого, второго и пятого блоков памяти, вход записи узла соединен с входом з апис и че тве ртог о блока памяти, группа адресных и группа информа— ционных входов которого соединены с группами адресных и информационных выходов узла, 1548788

17

1 3 364 1

Э 4 f>l ! s stt

gz rJ E4 а В ерв

>t l

Составитель А.Сиротская

Техред А.Кравчук Корректор И.Муска

"4 — — — (Тираж 564 Подписное комитета по изобретениям и открытиям при ГКНТ СССР

Москва, Ж-35, Раушская наб., д. 4/5 Редактор А.Козориз 3 ак аз 1 4 2

ВНИИПИ Государственного

113035, Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101