Устройство для анализа параметров сети

Устройство для анализа параметров сети

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано для определения величины длиннейшего пути в сети. Целью изобретения является сокращение аппаратурных затрат при решении задачи определения величины длиннейшего пути в сети. Цель изобретения достигается за счет обеспечения возможности моделирования сети в условиях, когда количество ветвей, принадлежащих фронту волнового процесса в исследуемой сети, превышает количество имеющихся в устройстве моделей ветвей, что позволяет уменьшить их количество в составе блока моделирования сети. 5 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51)5 Г 06 F 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСН0МУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4135852/24-24 (22) 13,10,86 (46) 07.03.90. Бюл. № 9 (71) Институт проблем моделирования в энергетике АН УССР (72) А.Г.Додонов, А.А.Котляренко, В.П,Приймачук и А.М.(Цетинин (53) 681 333 (088,8) (56) Авторское свидетельство СССР

¹ 1161 951 кл. 0 06 F 15/20, 1983

Авторское свидетельство СССР № 1437874, кл, G 06 F 15/20, 1986. (54) УСТРОЙСТВО ДЛЯ АНАЛИЗА ПАРАМЕТРОВ СЕТИ (57) Изобретение относится к области

Изобретение относится к вычислительной технике и может быть использовано для определения величины длиннейшего пути в сети, Цель изобретения — сокращение апи аратурных затрат при решении задачи определения величины длиннейшего пути в сети.

На фиг,1 представлена функциональная схема примера реализации устрой- ства; на фиг. 2 — функциональная схема блока формирования топологии; на фиг. 3 — функциональная схема блока моделей ветвей; на фиг, 4 — обобщенная структурная схема устройства; на фиг. 5 и 6 — блок-схемы алгоритма определения величины длиннейшего пути в графе.

Устройство (фиг.1), состоит из блока управления 1, блока 2 формирования топологии, блока 3 моделей ветвей, генератора 4 импульсов. вычислительной техники и может быть использовано для определения величины длиннейшего пути в сети. Целью изобретения является сокращение аппаратурных затрат при решении задачи определения величины длиннейшего пути в сети. Цель изобретения достигается за счет обеспечения возможности моделирования сети в условиях, когда количество ветвей, принадлежащих фронту волнового процесса в исследуемой сети, превышает количество имеющихся в устройстве моделей ветвей, что позволяет уменьшить их количество в составе блока моделирования сети. 6 ил, Блок 1 управления в свою очередь содержит узел 5 памяти длительностей ветвей, узел 6 памяти номеров моделируемых ветвей, узел 7 памяти меток рава свершения ветвей, узел 8 памяти зна- (д чения свершения узлов сети, узел 9 ф памяти меток незагруженных ветвей, узел 10 измерения длиннейшего пути, триггер 11 прерывания, элементы

И 12 — 18, элементы ИЛИ 19 — 26,элементы НЕ 27 и 28, схему 29 сравнения кодов, счетчик 30 поиска незагруженных ветвей, вспомогательные элементы задержки 31 — 38, Выход 39 номера подготавливаемой к моделированию ветви блока 2 формирования .топологии соединен с адресным входом узла 5 памяти, информационным входом узла 6 памяти и входами элементов ИЛИ 19 и 24 блока 1 управления, Выход 40 поиска свободной модели ветви блока 2 формирования тополо1548793

| гии соединен с входом считывания уз,ла 5 памяти, через вспомогательный элемент 31 задержки с входом записи узла 6 памяти, с входом элемента

ИЛИ 20 и через вспомогательный элемент 32 задержки с входом элемента

И 12 блока 1 управления, Выход 41 номера анализируемой ветви блока 2 формирования топологии соединен через ,элемент ИЛИ 19 с адресным входом узла 7 памяти блока 1 управления, Выход 42 проверки свершения ветви блока 2 ! формирования топологии соединен через элемент ИЛИ 20 с входом считывания узла 7 памяти блока 1 управления, Вь;:— ход 43 номера начального узла ветви блока 2, формирования топологии через элемент ИЛИ 21 соединен с адресным входом узла 8 памяти блока 1 управления. Выход 44 номера -конечного узла ветви блока 2 формирования топологии соединен через элемент ИЛИ 21 с адресным входом узла 8 памяти блока 1 управления. Выход 45 поиска прерывания блока 2 формирования топологии соединен с входом установки в единичное состояние триггера 11 прерывания блока 1 управления и с входом 46 блока 3 моделей ветвей. Выход 47 индикации результата расчета блока 2 формирования топологии соединен с входом элемента И 17 блока 1 управления, Выход 48 номера модели ветви блока моделей ветвей 3 соединен с адресным входом узла 6 памяти блока 1 управления, Выход 49 прерывания блока моделей ветвей 3 соединен с входом считывания узла 6 памяти, через элемент ИЛИ 23 с входом установки в нулевое состояние триггера 11 прерывания и входом элемента 33> задержки блока 1 управления, Выход 50.наличия занятых моделей ветвей блока 3 моделей ветвей соединен с входом элемента И 15 и через элемент НЕ 28 с входом элемента И 18 блока 1 управления, Выход 51 наличия свободных моделей ветвей блока 3 моделей ветвей соединен с информационным входом узла 9 памяти блока 1 управления, Выход номера свершенной ветви сети узла 6 памяти блока 1 управления соединен с входом 52 блока 2 формирования топологии, Выход начала анализа свершения ветви сети элемента 34

55 задержки блока 1 управления соединен с входом 53 блока 2 формирования топологии. Выход свершения ветви узла

7 памяти блока 1 управления соединен с входом 54 блока 2 формирования топологии, Выход пуска элемента ИЛИ 25 блока 1 управления соединен с входом

55 блока 2 формирования топологии, Выход номера ветви, исходящей из ysла сети, элемента ИЛИ 26 блока 1 управления соединен с входом 56 блока

2 формирования топологии, Выход кода длительности ветви узла 5 памяти блока 1 управления соединен с входом 57 блока 3 моделей ветвей, Выход поиска свободной модели ветви элемента И 12 блока 1 управления соединен с входом 58 блока 3 моделей ветвей, Выход импульсов измерительной серии элемента И 15 блока

1 управления соединен с входом 59 блока 3 моделей ветвей.

Входные полюса 60 и 61 блока 2 формирования топологии предназначены для подключения сдвинутых друг относительно друга серии импульсов ГИ1 и ГИ2 генератора 4 импульсов.

Входными полюсами устройства являются входные полюса 62 и 63 блока управления 1. Выходным полюсом устройства является выходной полюс 64

Моха 1 управления, соединенный с выходом элемента И 17 блока 1 управления.

В устройстве {фиг, l ) блок 1 управления предназначен для организации взаимодействия между блоком 2 формирования топологии и блоком 3 моделей ветвей в процессе моделирования топологии и определении величины длиннейшего пути исследуемой сети, Блок 2 формирования топологии предназначен для определения номеров входящих и выходящих ветвей исследуемых узлов сети, для определения начальных и конечных узлов моделируемых ветвей сети, для определения момента окончания процесса моделирования. Блок 3 моделей ветвей предназначен для организации процесса временного моделирования длительностей ветвей сети. Генератор 4 импульсов предназначен для формирования серий импульсов ГИ1 и ГИ2,сдвинутых друг относительно друга, В блоке 1 управления (фиг,1) узел

5 памяти длительностей ветвей предназначен для хранения информации о величинах длительностей ветвей. сети, а именно для хранения по адресу номера ветви кода длительности данной чины длиннейшего пути из узла вычисления длиннейшего пути только при наличии сигнала индикации расчета из блока 2 формирования топологии. Элемент

И 18 предназначен для формирования сигнала считывания узла 9 памяти по сигналу ГИ2 генератора 4 импульсов в случае единичного выхода триггера

11 прерывания блока 1 управления и отсутствия сигнала о наличии занятых моделей ветвей из блока 3 моделей ветвей, Элементы ИЛИ 19 — 26 предназначены для формирования соответствующих сигналов из двух направлений.

Элемент НЕ 27 предназначен для полу- чения нужного логического уровня сигнала свершения ветви иэ узла 7 памяти блока 1 управления. Элемент НЕ 28 предназначен для получения нужного логического уровня сигнала наличия занятых моделей ветвей из блока 3 моделей ветвей, Схема 29 сравнения кодов 29 предназначена для получения сигнала в случае, если код узла 10 измерения длиннейшего пути будет больше кода, считанного из узла 8 памяти блока 1 управления. Счетчик

30 поиска незагруженных ветвей предназначен для формирования кода, который поступает на адресный вход узла

9 памяти блока 1 управления при поис- .ке незагруженных ветвей. Вспомогательные элементы 31 — 38 задержки предназначены для предотвращения

"гонок" при работе устройства.

Блок 2 формирования топологии (фиг.2) содержит узел 65 памяти адресов начальных узлов ветвей сети, узел 66 памяти адресов конечных узлов ветвей сети, узел 67 памяти адресов выходящих ветвей узлов сети, узел 68 памяти адресов входящих ветвей узлов сети, узел 69 памяти адре45 сов первой выходящей ветви узлов сети, узел 70 памяти адресов первой входящей ветви узлов сети, регистр

71 адреса выходящей ветви, регистр

72 адреса входящей ветви, регистр 73 адреса конечного узла ветви, регистр

74 конечного узла сети, триггеры 75 и 76, дешифраторы 77 и 78, дешифра- тор 79 сравнения кодов, элементы 80 и 81 задержки, элементы ИЛИ 82 — 88, элементы И 89 — 94, элемент HE 95, Входами блока 2 формирования топо-. логии являются полюса 55 и 56, соединенные соответственно с входом считыи- вания и адресным входом узла 65 памя5 154 ветви, Узел 6 памяти номеров моделируемых ветвей предназначен для хранения информации о соответствии номера модели ветви из блока 3 моделей ветвей номеру ветви сети, моделируемой в текущий момент времени данной моделью ветви, Узел 7 памяти меток свершения ветвей сети предназначен для хранения информации о завершении процесса временного моделирования длительностей ветвей сети. Узел 8 памяти значения свершения узлов сети служит. для хранения информации о вели чине раннего .свершения каждого узла сети. Узел 9 памяти меток незагруженных ветвей сети предназначен для хранения информации о том, что длительность данной ветви не моделировалась иэ-за отсутствия свободных моделей ветвей в блоке 3 моделей ветвей, Узел

10 измерения длиннейшего пути предназначен для формирования величины длиннейшего пути сети и может быть выполнен в виде счетчика с счетным входом, входом приема параллельного кода и с параллельной выдачей информации.

Триггер 11 прерывания предназначен для организации временного разде/ ления между процессом моделирования длительностей ветвей сети и процессом анализа топологии моделируемой сети. Элемент И 12 предназначен для организации выдачи сигнала поиска св ободной модели в етви в блок 3 моделей ветвей только. в случае нулевой метки свершения данной ветви, Элемент

И 13 предназначен для формирования сигнала записи в узел 8 памяти только в том случае, если код узла 10 измерения длиннейшего пути будет больше кода узла 8 памяти значения свершения узлов, Элемент И 14 предназначен для организации выдачи сигнала с выхода триггера 11 прерывания только в момент действия сигнала ГИ2,Элемент И 15 предназначен для организации выдачи импульсов измерительной серии в устройство 10 измерения длиннейшего пути и в блок 3 моделей ветвей только при наличии занятых моделей ветвей в блоке 3 моделей. ветвей.

Элемент И 16 предназначен для формирования сигнала только в случае считывания единичной метки из узла 9 памяти меток незагруженных ветвей.Элемент И 17 предназначен для организации выдачи результата вычислений вел

8793 6

1548793 ти начального узла, Вход 52 номера анализируемой ветви сети блока 2 формирования топологии соединен с адресным входом узла 66 памяти конечного узла. Вход 53 начала анализа сверше5 ния ветви соединен с входом считывания узла 66 памяти конечного узла.

Вход свершения ветви 54 соединен через элемент НЕ 95 и элемент ИЛИ 87 с входом установки нуля триггера 75.

Выход 45 поиска прерывания блока 2 ,формирования топологии соединен с вы ходом элемента ИЛИ 85. Выход 43 номера начального узла ветви соединен с выходом узла 65 памяти адресов началь ных узлов ветвей сети. Выход 39 номера подготавливаемой к моделированию

1 ветви соединен с, выходом регистра 71 адреса выходящей ветви. Выход 44 но,мера конечного узла ветви соединен с выходом узла 66 памяти адресов конечных узлов ветвей сети, Выход 41 номера анализируемой ветви соединен с выходом регистра 72 адреса входящей 25 ветви. Выход 40 поиска свободной модели ветви соединен с выходом элемента И 94. Выход 42 проверки свершения ветви соединен с выходом элемента

И 92. Выход 47 разрешения выдачи результата соединен с выходом элемента И 90. Узел 65 памяти предназначен для хранения номера начального узла ветви по адресу номера данной ветви., Узел 66 памяти предназначен для хранения номера конечного узла ветви по адресу номера данной ветви. Узел

69 памяти предназначен для хранения по ацресу номера узла номера ветви, первой из списка выходящей из данно- @> го узла ветвей, Узел 70 памяти предназначен для хранения по адресу номера узла, номера ветви, первой из списка входящих в данный узел ветвей. Узел 6/ памяти предназначен для хранения в виде списков номеров ветвей, выходящих из узлов сети. Узел 68 памяти предназначен для хранения в виде списков номеров ветвей, входящих в узлы сети.

Регистр 71 блока 2 формирования топологии предназначен для промежуточного хранения номера ветви при определении ветвей, выходящих из узла.

Регистр 72 предназначен для промежуточного хранения номеров ветвей,вхо55 дящих в узел. Регистр 73 предназначен для хранения номера рассматриваемого узла сети. Регистр 74 предназна-. чен для хранения номера конечного узла сети. ч

Дешифратор 79 сравнения кодов блока 2 формирования топологии предназначен для поразрядного сравнения кодов из регистров 73 и 74. Дешифраторы 77 и 78 состояния Х предназначены для сравнения поступающих на них кодов с кодовой комбинацией состояния

Х, заданного постоянно в схеме.

Блок 3 моделей ветвей (фиг.3) содержит и моделей ветвей 96(1), 96(?)....,96(п), где n — любое число )i 1, и узла 97 поиска моделей ветвей. Цифрами в скобках обозначены порядковые номера совершенно одинаковых по своему конструктивному исполнению и функциональному назначению блоков, узлов, элементов и полюсов, Каждая модель ветви 96 (фиг.3) состоит из формирователя 98 временных интервалов, триггеров 99 и 100, элементов И 101 — 1 06, элемента

ИЛИ 107, элементов задержки 108 и

109.

Схема узла 97 поиска моделей ветвей блока 3 моделей ветвей (фиг,3), содержит шифратор 110 адреса и элементы ИЛИ 111 — 114.

Входы 57(1), 57(2)...,,57(n) кода длительности ветви блока 3 моделей ветви соединены с входами элементов

И 105(l), 105(2)...,,105(n), Входы

59(1), 59(2),...,59(n) измерительной серии импульсов соединены с входами элементов И 1 06(1 ), 1 06(2),...,1 06(n).

Вход 58(l) поиска свободной модели ветви соединен с входами элемента

И 104(1) первой модели ветви 96(l).

Выход элемента 103(1) первой модели ветви 96(1) соединен с входом 58(2) блока поиска свободной модели ветви второй моцели ветви 96(2), выход эле-. мента 103(2) соединен с входом 58(3) блока третьей модели ветви 96(3) и т.д.

Вход 46 поиска прерывания соединен с входом элемента ИЛИ 111 узла

97 поиска моделей ветвей блока 3 моделей ветв.ей. Выход элемента ИЛИ 111 узла 97 поиска моделей ветв ей соединен с входом 1,1 поиска прерывания первой модели ветви 96(1). Здесь и везде в дальнейшем первая цифра в скобках обозначает номер модели ветви, а вторая — порядковый номер входа или выхода этой модели, 154

Входы 1,1, 2,1... °,n,! поиска прерывания моделей ветвей 96(1), 96(2),...,96(п ) соединены с входами элементов И 101(1), 101(2)...,,101(n) и 1 02(1 ), 1 02(2)...,, 102(n).Âûõîä элемента И 101(1) первой модели ветви 96(1) соединен с входом 2,1 поиска прерывания, второй модели ветви

96(2), выход элемента И 1 01(2) второй модели ветви 96(2) соединен с входом 3.1 поиска прерывания третьей модели ветви 96(3) и т,д, до п-й модели ветви. Выходы 1,2, 2,2...,, ...,n,2 переполнения формирователей временных интервалов 98(1),98(2 ),..., ...,98(n) моделей ветвей 96(1), 96(2),...,96(n) соединены с входами элемента ИЛИ 111 узла поиска моделей ветвей 97, Выходы 1,4,2,4,...,n.4 сигналов прерывания с выходов элементов И 102(1),102(2)...,,102(n) моделей ветвей 96(1),96(2)...,,96(n) сое" динены с входами элемента ИЛИ 112 узла поиска моделей ветвей 97, Выходы

1,3,2.3...,,n,3 кода моделей ветвей с выходов элементов ИЛИ 107(1)

107(2)...,,107(n) моделей ветвей

96(1), 96(2),...,96(n) соединены с входами шифратора адреса 110 узла поиска моделей ветвей 97, Выходы

1.5, 2,5,, ° .,n,5 наличия занятых моделей ветвей с единичного выхода триггеров 99(1),99(2),...,99(n) моделей ветвей 96(1),96(2),...,96(п) соединены с входами элемента ИЛИ 113 узла поиска моделей ветвей 97. Выходы 1.6, 2,6...,,n.6 наличия свободных моделей ветвей с нулевого выхода триггеров 99(1), 99(2),...,99(n) моделей ветвей 96(1 ),96(2),...,96(п) соединены с входами элемента ИЛИ 114 узла поиска моделей ветвей 97 ° Выход

49 прерывания блока 3 моделей ветвей соединен с выходом элемента ИЛИ 112 узла поиска моделей ветвей 97. Выход

48 номера модели ветви блока 3 моделей ветвей соединен с выходом шифратора 110 адреса узла поиска модели ветви 97. Выход наличия занятых моделей ветвей 50 блока 3 моделей ветвей соединен с выходом элемента ИЛИ 113 узла поиска моделей ветвей 97. Выход

51 наличия свободных моделей ветвей блока 3 моделей ветвей соединен с выходом элемента ИЛИ 114 узла поиска моделей в етв ей 97.

Формирователи 98(1),98(2)...,, ...,98(n) временного интервала моде8793

10 лей ветвей 96(1), 96(2), ° . °,96(n) предназначечы для временного моделирования,длительностей ветвей сети и могут быть выполнены в виде двоичного реверсивного счетчика с параллельным вводом информации и с выходом сигнала переполнения емкости счетчика.

Шифратор 110 адреса узла поиска моделей ветвей 97 предназначен для формирования адреса каждой модели ветви.

Работу устройства рассмотрим на примере вычисления длиннейшего пути в сети с ограничением на количество моделей ветвей в блоке моделей ветвей меньшим числа ветвей, прйнадлежащих максимальному фронту в иссле20 дуемой сети, Устройство работает следующим образом.

B узлы 65 — 70 памяти блока 2 формирования топологии в виде списков заносится информация о топологии моделируемой сети, Регистры 71 — 73 блока 2 формирования топологии предварительно обнуляются, а в регистр

74 конечного узла сети заносится код

30 номера конечного узла сети, Узел 7 памяти меток свершения и узел 9 меток незагруженных ветвей блока 1 уп.Равления обнуляются. Узел 10 измерения длиннейшего пути и счетчик 30 поиска незагруженных ветвей блока 1 управления обнуляются. Триггер 11 блока 1 управления, триггеры 75 и 76 блока 2 формирования топологии и триггеры 99(l),99(2),...,99(n), 40

100(1), 100(2),...,100(n) блока 3 моделей ветвей устанавливаются в нулевое состояние, После начальной установки на полюс 63 блока 1 управления подается

45 код номера ветви, выходящий из узла, принятого за начальный. Этот код: поступает .на вход элемента ИЛИ 26. В некоторый момент времени сигнал

"Пуск", поступающий на полюс 62 бло50 ка управления 1, ПРОХОДит через элемент ИЛИ 25 на входной полюс 55 блока 2 топологии, Код номера ветви через элемент ИЛИ 26 блока 1 управления поступает на полюс 56 блока 2 то55 пологии, проходит через элемент

ИЛИ 88 и устанавливает триггер 76 в единичное состояние, Единичное состояние триггера 76 разрешает прохожЛеиие серии иииулесов ГИ1, иоеорие

48793 12 как указанная ветвь выбрана как выходящая из начального узла сети, то на вход узла 69 памяти первой выходящей ветви. Через время задержки,достаточна адресный вход узла 67 памяти выходящих ветвей, а также через выходной полюс 39 блока 2 формирования топологии на адресный вход узла 5 памяти длительностей, информациЬнный вход узла 6 памяти номеров моделируемых ветвей, через элемент ИЛИ 24 на адресный вход узла 9 памяти меток незагруженных ветвей и через элемент

ИЛИ 19 на адресный вход узла 7 памяти меток свершения блока 1 управления, Затем импульс ГИ2, сдвинутый относительно импульса ГИ1, с выхода элемента И 94 блока 2 топологии поступает на вход считывания узла 67 памяти.

Осуществляется считывание номера второй ветви, выходящей из того же узла. Одновременно по импульсу ГИ2 сигнал поиска свободной модели ветви с выхода элемента И 94 через выходной

11

15 поступают с полюса 60, и импульсов

ГИ2, которые поступают с полюса 61, через элементы И 93 и 94 соответственно. Кроме того, сигнал "Пуск" поступает на вход элемента 80 задержки и на вход считывания узла 65 памяти начальных узлов. При поступлении сигнала считывания в узле 65 памяти происходит считывание информации из ячейки памяти по адресу номера вет ви, поступающего из полюса 56.Так выходе узла 65 памяти появится код начального узла сети, который через элемент ИЛИ. 83 поступает на адресный ное для считывания информации из узла 65 памяти, сигнал "Пуск" появляется на выходе элемента 80 задержки и через элемент ИЛИ 82 поступает на вход считывания узла 69 памяти, Сигнал считывания позволяет считывать из узла 69 памяти по адресу начального узла сети код номера ветви, являющейся первой в списке ветвей, выходящих из начального узла сети.

Этот код с выхода узла 69 памяти через элемент И1И 84 поступает на информационный вход регистра 71 выходящей ветви и записывается в него по первому импульсу ГИ1, поступающему на управляющий вход регистра с выхода элемента 93 И, Записанный код первой выходящей ветви с выхода регистра 71 поступает

Ф полюс 40 блока 2 топологии поступает на вход считычания узла 5 памяти длительностей, на вход элемента 31 задержки через элемент ИЛИ 20, на вход считывания узла 7 памяти меток свершения и на вход элемента 32 задержки блока 1 управления, По сигналу поиска свободной моде10 ли ветви и адресу номера первой выходящей из узла ветви осуществляется считывание кода длительности этой ветви из узла 5 памяти длительностей. Этот код через полюс 57 поступает в блок 3 моделей ветвей, Сигнал поиска свободной модели ветви, который через элемент ИЛИ 20 поступает на вход считывания узла 7 памяти блока ) управления, осуществляет считывание метки свершения по адресу загружаемой ветви сети (в данном случае, по адресу первой ветви, исходящей из начального узла сети). Так как в начальный момент метка сверше25 ния ветви равна "0", то сигнал низкого уровня через элемент НЕ 27 поступает на первый вход элемента И 12, На другой вход этого элемента через время задержки, достаточное для считьвания информации из узла 7 памяти, с выхода элемента 32 задержки поступает сигнал поиска свободной модели ветви, На выходе элемента И 12 сформируется сигнал высокого уровня, который через выходной полюс 58 поступает в блок 3 моделей ветвей, Кроме того, сигнал поиска свободной модели ветви с выхода элемента И 12 блока 1 управления поступает на вход установки параллельного кода узла 10 измерения длиннейшего пути, на вход записи узла 9 памяти меток незагруженных ветвей и через элемент ИЛИ 22 на вход считывания узла 8 памяти значения свершения узлов 8.

Сигнал, который поступает на вход считывания узла 8 памяти,осуществляет считывание информации о текущем значении свершения узла (в дан50 ном случае нулевой информации) по адресу номера узла, первая исходящая ветвь которого загружается в блок моделей ветвей. Номер этого узла поступает из блока 2 формирования топо55 логии через полюс 43 и элемент 21 на адресный вход.узла 8 памяти блока 1 управления, Считанный из узла памяти 8 код поступает на входы установки параллельного кода узла 1 0

48793

13

15 измереиия длиннейшего пути и записывается в него по сигналу разрешения установки параллельного кода, который поступает с выхода элемента И 12, Сигнал, который поступает на вход записи узла 9 памяти, осуществляет запись информации о наличии свободных моделей ветвей, которая поступает с входного полюса 51 по адресу номера загружаемой ветви, который поступает с блока 2 формирования топологии через входной полюс 39 и элемент ИЛИ 24 на адресный вход узла

9 памяти. Если для моделироваиия данной ветви есть свободные модели ветви, то на входном полюсе 51 присутствует сигнал низкого уровня с выхода элемента ИЛИ 114 блока 3 моделей ветвей и в узел 9 памяти блока

1 управления по адресу загружаемой ветви будет записана нулевая метка, т,е, данная ветвь загружается в блок 3 моделей ветвей. В противном случае в узел 9 памяти записывается единичная метка, Это означает, что для моделирования данной ветви нет свободных моделей и данная ветвь в блок моделей ветвей загружена не будет.

Сигнал поиска свободной модели ветви, который с выхода элемента

И 12 через полюс 58 подается в блок

3 моделей ветвей, поступает на входы элементов И 103(I) и 104(1) первой модели ветви 96(1) блока 3 моделей ветвей, Так как в рассматриваемый момент (загружается первая ветвь, исходящая из начального узла сети) все модели ветвей свободные, то триггер 99(1) находится в нулевом состоянии и сигнал с выхода элемента И 104(1) через элемент 109(1) задержки поступает на вход установки единичного состояния триггера 99(1 ).

Триггер 99(l) устанавливается в единичное состояние., что означает занятость процессом моделирования длительности некоторой ветви первой модели ветви, Одновременно сигнал с выхода элемечта И 104 поступает на первый вход элемента И 105(1) и через элемент ИЛИ 107(1) на вход шифратора адреса. На второй вход элемента

И 105(1) через полюс 57 поступает код длительности ветви, считанный из узла 5 памяти длительности блока

1 управления„ Этот код заносится в качестве исходной информации в фор5

55 мирователь 98 (1 ) временного интервала первой модели ветви 96(1) блока

3 моделей ветвей. По сигналу, который поступает с выхода элемента

И 104(1) через элемент ИЛИ 107(1) и полюс 1,3 на шифратор адреса 110, формируется код первой модели ветви.

Этот код через полюс 48 поступает на адресный вход узла памяти номеров моделируемых ветвей 6 блока 1 управления. Через время, измеряющееся от момента поступления сигнала поиска свободной модели ветви до момента поступления кода свободной модели ветви, на выходе элемента 31 задержки блока l управления появится сигнал, поступающий на вход записи узла 6 памяти номеров моделируемых ветвей. Этот сигнал позволяет записать по адресу номера выбранной модели ветви (в данном случае, первой),номер ветви, длительность которой уже записана в формирователь временного интервала данной модели ветви. На этом заканчивается подготовка к процессу временного моделирования длительности первой, выходящей из начального узла сети ветви.

Далее считанный по адресу номера первой выходящей из узла ветви, из узла памяти выходящих ветвей 67 блока 2 формирования топологии номер следующей ветви в списке выходящих из узла ветвей поступает через элемент ИЛИ 84 на информационный вход регистра 71 и записывается в него с приходом второго импульса ГИ1.Записанный в регистр 71 код вновь поступает на адресный вход узла 67 памяти, а также через полюс 39 на адресный вход узла 5 памяти, на информационный вход узла 6 памяти и через элемент ИЛИ 19 на адресный вход узла 7 памяти, и через элемент ИЛИ 24 на адресный вход узла 9 памяти блока 1 управления. С приходом второго импульса ГИ2 из узла 5 памяти длительностей считывается длительность второй исходящей из узла ветви и поступает через полюс 57 на входы элементов И 105(1), 105(2),...,105(n) всех моделей ветвей блока 3 моделей ветвей. Одновременно осуществляется считывание метки свершения из узла 7 памяти блока 1 управления по адресу номера второй исходящей из узла ветви. Если считана нулевая метка, то на выходе элемента И 1 2 сформирует15

1548793 ся сигнал высокого уровня, который поступает на вход узла 10 разрешения установки параллельного кода устройства измерения длиннейшего пути, на вход записи узла памяти меток незагруженных узлов 9 и через элемент

ИЛИ 22, на вход считывания узла 8 памяти значения свершения узлов,Осуществляется считывание кода текущего значения свершения узла по адресу но10 мера начального узла ветви из узла

8 памяти и запись этого кода в устройство 10 измерения длиннейшего пути. Кроме этого, производится запись метки в узел 9 памяти йо адресу ноl5 мера ветви, Если для моделирования длительности этой ветви имеется свободная мо-. дель, то записывается нулевая метка, 20

В противном случае, записывается едикод номера подготавливаемой к моделированию ветви сети, который поступает с полюса 39. ничная метка, Кроме того, сигнал с выхода элемента И 12 через полюс 58 поступает на входы элементов И 103(1) 25 и 104(1) первой модели ветви 96(1) блока 3 моделей ветвей, Так как триггер 99(1) первой модели ветви находится в единичном состоянии (модель занята), то сигнал с выхода элемента

И 103(1) поступает на вход 58(2), второй модели ветви, Триггер 99(2) второй модели ветви находится в ну. левом состоянии, поэтому сигнал с выхоqa элемента И 104(2) поступает на вход элемента И 105(2), на другой вход которого посту.;ает код длительности ветви, Произвоцится запись кода длительности ветви в формирователь 98(2) временного интервала второй модели ветви 96(2)„ Одновременно

40 сигнал с выхода эл ем ен ту 1 04 (2 ) ч ерез элемент 109(2) задержки устанавливает триггер 99(2) в единичное состояние, Кроме того, сигнал с выхода элемента И 104(2) через элемент

ИЛИ 107(2) и полюс 2,3 поступает на вход шифратора 110 адреса. На выходе шифратора 110 адреса сформируется код номера второй модели ветви, который через полюс 48 поступает на адресный вход узла 6 памяти номеров моделируемых ветвей блока 1 управления. По этому адресу в узле 6 памяти при поступлении сигнала с выхода элемента 31 задержки, записывается

Так осуществляется подготовка к моделированию ветвей, выходящих из начального узла сети. Это происходит до тех пор, пока из узла 67 памяти блока 2 топологии,не будет считана последняя ветвь из списка исходящих из начального узла ветвей, После этого, по адресу ее номера из узла 67 памяти будет считан код Х, который записывается в регистр 71, Выход регистра 71 подключен к дешифратору состояния Х 77, поэтому при записи в регистр 71 кода Х на выходе дешифратора 7 появится сигнал. Этот сигнал поступает на нулевой вход триггера 76, сбрасывая его в нулевое состояние, Кроме того, сигнал с выхода дешифратора 77 через элемент ИЛИ 85 н полюс 45 поступает на вход триггера ll прерывания блока 1 управления, устанавливая его в единичное состбяние. Одновременно сигнал поиска прерывания с полюса 45 блока 1 управления поступает через полюс 46 в блок

3 моделей ветвей, Сигнал поиска прерывания с полюса

46 через элемент ИЛИ 111 узла 97 поиска моделей ветвей поступает на в1од элементов И 101(1) и 102(l ) первой модели ветви Я6(1) блока 3 моделей ветвей, Так как триггер 1 00(1) прерывания первой модели ветви находится в нулевом состоянии, то на выходе элемента 101(2) сформируется сигнал поиска прерывания, который через полюс 2,1 поступает на входы элементов И 101(2) и 102(2) второй модели ветви 96(2)и т,д, Так как в рассматриваемый период триггеры 100(1), 100(2),...,100(п) прерывания всех моделей ветвей 96(1), 96(2),...,96(n) находятся в нулевом состоянии, то на выходе ни одного из элементов 102(1), 102(2),...,102(n) сигнал не сформируется, что даст отсутствие сигнала на выходе элемента 112 узла 97 поиска моделей ветвей. Поэтому триггер 11 блока 1 управления находится в единичном состоянии, и потенциал с его единичного выхода поступает на первый вход элемента И 14. На другой вход этого элемента с генератора 4 импульсов через полюс 61 поступают импульсы серии ГИ1. На выходе элемента И ;4 сформируются сигналы высокого уровня, которые поступают на первый вход элемента И 15„ На другой вход этого элемента с блока моделей ветвей через

18 делей ветвей, с полюса 48 поступает на адресный вход узла 6 памяти номеров моделируемых ветвей блока 1 управления. Сигнал прерывания с полюса 49 поступает на вход считьвания узла 6 памяти номеров моделируемых ветвей, Происходит считывание по адресу номера модели ветви кода номера ветви сети. Этот код через элемент ИЛИ 19 поступает на адресный вход узла 7 памяти меток свершения ветвей, Через время, достаточное для считывания номера ветви с узла 6 памяти, на вход записи узла 7 памяти через элемент 33 задержки поступает сигнал прерьвания, и по адресу номера ветви в узел 7 памяти меток свершения ветвей записывается единичная метка, характеризующая завершение процесса моделирования длительности данной ветви, Через время, достаточное для записи метки свершения в узел

7 памяти, сигнал прерывания появится на выходе элемента 34 задержки. С выхода элемента 34 задержки сигнал начала анализа свершения ветви поступает на вход элемента 35 задержки и через полюс 53 в блок 2 формирования топологии. Через полюс 52 в блок

2 формирования топологии с узла 6 памяти поступает код номера ветви, Код номера ветви с полюса 52 поступает на адресный вход узла 66 памяти конечных узлов блока 2 формирования топологии. Сигнал начала анализа ветви с полюса 53 поступает на единичный вход триггера 75, устанавливая его в единичное состояние.Единичное состояние триггера 75 разрешает прохождение импульсов ГИ! с полюса 60 и импульсов ГИ2 с полюса

61 через элементы И 91 и 92 соответственно. Кроме того, сигнал начала анализа ветви с полюса 53 поступает на вход элемента 81 задержки и на вход считывания узла 66 памяти, Происходит считьвание ячейки памяти, в которой записан номер конечного узла ветви, вызвавшей прерывание,Код считанного номера узла с выхода узла

66 памяти поступает на выходной полюс 44.

С полюса 44 код номера конечного узла анализируемой ветви через элемент ИЛИ 21 блока 1 управления посту-. пает на адресный вход узла памяти значения свершения узлов сети 8.Через время, достаточное для считыва17 1548793 полюс 50 поступает потенциал высокого уровня о наличии занятых моделей ветвей. На выходе элемента И 15 сформируются импульсы измерительной серии, 5 которые поступают на счетный вход узла 10 измерения длиннейшего пути и через полюс 59 в блок 3 моделей ветвей. В блоке 3 моделей ветвей импульсы измерительной серии с полюса 59 поступают на те формирователи

98 временного интервала, триггеры занятости 99 которых находятся в единичном состоянии, Так продолжается до тех пор, пока хотя бы один из формирователей 98 не выдаст сигнал об окончании процесса моделирования длительности ветви.

Сигналы с выхода формирователей временного интервала 98(1), 98(2),. ...,98(п) поступают на единичные входы триггеров 100(1), 100(2.)...,, 100(п), устанавливая их в единичное состояние, Одновременно сигнал с выхода формирователей 98(1), 25

98(2),...,98(n) через элемент ИЛИ 111 узла 97 поиска моделей ветвей и полюс 1,1 поиска прерывания поступает на элементы И 101(1) и 102(1) первой модели ветви 96(1). Если триггер

100(1) прерьвания первой модели ветви 96(1) находится в единичном состоянии (модель закончила формирование длительности ветви), сигнал прерьвания с выхода элемента 1 02 (1 ) через полюс 1.4 и элемент ИЛИ 112 узла 97 поиска моделей ветвей поступает на полюс 49 и с него в блок 1 управления. Кроме того, сигнал с выхода элемента И 102(1) устанавливает 40

его в нулевое состояние. Это означает освобождение данной модЕли для последующих вычислений, Одновременно сигнал с выхода элемента 102(1) через элемент 107(1) и полюс 1.3 пос- 45 тупает на вход шифратора 110 адреса

:узла 97 поиска моделей ветвей.На выходе. шифратора 110 сформируется код первой модели ветви, который через полюс 48 поступает в блок 1 управления, Кроме того, сигнал с выхода элемента 102(1) первой модели ветви

96(1) через элемент 108(1} задержки поступает на нулевой вход триггера

100(l), устанавливая его в нулевое состояние, Код номера модели ветви,сформированный шифратором 110 адреса узла

97 поиска моделей ветвей блока 3 мо1 548793

20 ния кода номера конечного узла анализируемой ветви с узла памяти 66 блока формирования топологии 2, на выходе элемента задержки 35 блока управления 1, появится сигнал начала

5 анализа свершения, который через элемент ИЛИ 22 поступает на вход считывания узла 8 памяти значения свершения узлов. Происходит считывание

10 кода текущего значения свершения узла по адресу номера конечного узла анализируемой ветви, Так как в данном случае свершилась первая ветвь, входящая в узел, то с узла 8 памяти считы- 15 вается нулевой код, Этот код поступает на первый вход схемы 29 сравнения кодов. На другой вход схемы сравнения поступает код из узла 10 измерения длиннейшего пути, Схема 29 срав- . нения кодов работает таким образом, что сигнал на ее выходе формируется в том случае, когда код, поступающий из узла 10 измерения длиннейшего пути, будет больше кода, поступающего 25 из узла памяти значения свершения узлов 8. Такая ситуация имеет место в рассматриваемом случае, поэтому сигнал с выхода схемы 29 сравнения поступает на первый вход элемента

И 13„ На др