Арифметическое устройство

Арифметическое устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для суммирования чисел в минимальной форме представления и получения суммы в этой же форме без приведения. С целью расширения области применения за счет суммирования с получением результата в минимальной форме представления, сумматор в каждом разряде содержит триггер 1, десять элементов ИЛИ 12 - 21, десять элементов И 2 - 11, пять элементов ИЛИ-НЕ 22 - 26 с соответствующими связями. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

091 <111 ($l)$ g 06 f 7>

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 3878533/24-24 (22) 14. 01.. 85 (46) 1 5 .03. 90 . Бюл. N 1 0 (71) Институт кибернетики им. В.Y.Глушкова и Институт проблем материаловедения AH УССР (72) 1".Л.Иваськив, В.С.Харам и С,Б.Погребинский (53) 681.3 (088.8) (56) Авторское свидетельство СССР

N - 928344, кл. G 06 Р 7/49, 1 980, Авторское свидетельство СССР

N- 1067498, кл. G 06 F 7/49, 1 982. (54) (57) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО, содержашее первый сумматор, коммутатор, четыре регистра, блок информационной разгрузки, схему сравнения, счетчик, блок элементов И и блок управления, содержащий четыре распределителя импульсов,-два элемента задержки, восемь элементов ИЛИ, семь элементов И, счетчик, причем в устройстве первый выход первого регистра соединен с информационным входом блока информационной разгрузки, информационный и управляющий выходы которого соединены соответственно с первым инфор- . мационным входом первого регистра и ,с выходом конца работы устройства, вход операции умножения которого соединен с входом первого элемента задержки блока управления, выход прямого кода второго регистра соединен с первым информационным входом коммутатора, выход старшего разряда третьего регистра соединен с информационным входом блока элементов И, выход которого соединен с первым входом схемы сравнения, второй вход которой соединен с разрядным выходом счетчи" ка, выходы первого, второго и третьего элементов ИПИ блока управления соединены соответственно с управляющим входом блока элементов И, входом сдвига третьего регистра и со счетным входом счетчика, причем в блоке управления выход первого элемента И соединен с входом первого распределителя импульсов, первый выход которого соединен с первым входом первого элемента KIH, первый вход первого элемента И соединен с первым входом второго элемента И, выходы равенства и неравенства нулю счетчика соединены соответственно с первыми входами третьего и четвертого элементов И, первый вход установки счетчика соединен с входом первого элемента задержки, выход второго элемента И соединен с первым входом четвертого элемента

KIH, о т л и ч а ю щ е е с я тем, 1 что с целью расширения функциональ-. ных возможностей за счет выполнения операции деления, сложения, вычитания и умножения, оно содержит второй сумматор, преобразователь кодов, блок элементов ИЛИ, блок управления содержит пятый распределитель импульсов, два триггера, элементы задержки с третьего по седьмой, восьмой элемент

И, элементы KIH с девятого по пятнадцатьй, причем в устройстве второй выход первого регистра и выход обратного кода второго регистра соединены соответственно с вторым и третьим информационными входами коммутатора, выходы с первого по четвертый которого соединены соответственно с входами первого и второго слагаемых второго и первого сумматоров, выходы которых соединены с первым и вторым инl 550510 формационными входами блока элементов

KIH, выход которого соединен с вторым информационным входом первого регистра, разрядный выход и третий информационный вход которого соединен соответственно с информационным входом и выходом четвертого регистра, разрядный выход и информационный вход вто рого регистра соединены соответствен- fp но с информационным вхоцом и выходом преобразователя кодов, разрядный вы1 ход третьего регистра соединен с четвертым информационным входом первого регистра, информационный выход счет- Ф5 чика соединен с входом младшего раз1 ряда третьего регистра, управляющий вход блока информационной разгрузки, .вход разрешения выдачи четвертого регистра, вход разрешения приема, 20

: первый и второй выходы разрешения выдачи первого регистра, первый и второй вправляющие входы коммутатора, входы разрешения приема и разрешения выдачи преобразователя кодов, входы 25 разрешения сдвига, разрешения выдачи обратного кода, разрашения выдачи

30 прямого кода второго регистра, входы обнуления и разрешения выдачи счетчика, вход разрешения выдачи третьего регистра соединены соответственно с выходом второго элемента задержки, ! .первым выходом второго распределителя импульсов, выходами пятого, - шестого и седьмого элементов ИПИ, выходами первого и второго триггеров, выходами восьмого, девятого, второго, десятого, одиннадцатого и четвертого элементов ИЛИ, выходом пятого элемента

И, входом третьего элемента задержки 40 блока управления, второй вход первого элемента И, второй вход второго элемента И, первые входы шестого и пято.го элементов И, входы третьего, четвертого и пятого распределителей им- 45 пульсов которого соединены соответст4 венно с выходами неравенства и равенства схемы сравнения, прямым и инверсным выходами знака второго сумматора, входами операций вычитания, сложения и деления устройства, причем -в блоке управления выход первого элемента задержки соединен с вторым входом первого элемента KIH, выход которого через четвертый элемент задержки соединен с первым входом первого эле55 мента И, вьгход которого соединен с первыми входами седьмого и одиннадцатого элементов KIH, второй выход первого распределителя импульсов соединен с первыми входами третьего и пятого элементов ИПИ, выход второго элемента И соединен через пятый элемент задержки с вторыми входами третьего и четвертого элементов И, выходы которых соединены соответственно с первым входом шестого элемента ИПИ и с третьим входом первого элемента

ИЛИ, выход второго элемента И соединен с первыми входами второго элемента ИЛИ и двенадцатого элемента ИЛИ, выход которого соединен со счетным входом счетчика, выходы равенства и неравенства нулю которого соединены соответственно с первыми входами седьмого и восьмого элементов И, вторые входы которых соединены с вторым выходом второго распределителя импульсов, вход которого соединен с вторыми входами двенадцатого элемента ИЛИ, второго и четвертого элементов KIH, выход седьмого элемента И через третий элемент задержки соединен с вторым входом шестого элемента HJIH выход восьмого элемента И соединен с первым входом тринадцатого элемента

ИЛИ, выход которого через шестой элемент задержки соединен с вторыми входами пятого и шестого элементов И, выходы которых соединены соответственно с входами второго распределителя импульсов и седьмого элемента задержки, выход и вход которого соединены соответственно с вторыми входами тринадцатого и третьего элементов ИПИ, выход первого элемента задержки соединен с третьим входом четвертого элемента ИЛИ и с первым входом четырнадцатого элемента ИПИ, выход которого соединен с единичным входом первого триггера, нулевой вход которого соединен с нулевым входом второго триггера, с входом второго элемента задержки и с выходом шестого элемента ИЛИ, вход третьего распределителя импульсов соединен с вторым входом одиннадцатого и первым входом восьмого элементов ИЛИ, первым входом пятнадцатого элемента ИЛИ, выход которого соединен с единичным входом второго триггера, первый, второй, третий и четвертый выходы третьего распределителя импульсов соединены соответственно с первыми входами девятого, десят6го, вторым входом пятого и третьим входом шестого элементов KIH, первый вход десято5 ) 5505 го элемента ИЛИ соединен с вторым входом седьмого элемента ИПИ, третий вход которого соединен с третьим входом одиннадцатого элемента ИПИ с втоь 5 рым входом четырнадцатого элемента

ИПИ, с входом четвертого распределителя импульсов, первый и второй выходы которого соединены соответственно с третьим входом пятого и четвертым входом шестого элементов ИПИ, четвертый вход четвертого элемента KIH соединен с вторым входом пятнадцатого элемента ИЛИ, вторым установочным входом счетчика и входом пятого рас- .15 пределителя импульсов, первый, второй и третий выходы которого соединены соответственно с вторыми входами восьмого и девятого элементов ИЛИ, третьим входом тринадцатого элемента ИЛИ, выход которого соединен с четвертым входом седьмого и вторым входом десятого элементов ИЛИ, второй вход восьмого элемента KIH соединен с четвертым входом одиннадцатого элемента ИЛИ, 25 второй вход пятого элемента И соеди10 нен с четвертым входом пятого элемента KIH.

2, Устройство по п, I, о т л и— ч а ю щ е е с я тем, что преобразователь кодов содержит два регистра, группу узлов деления на константу, сумматор, причем выходы разрядов первого регистра соединены с входами соответствующих узлов деления на константу группы, выходы остатков которых соединены с первыми входами соответствующих разрядов сумматора, выходы частных узлов деления на константу группы соединены со сдвигом на один разряд влево с вторыми входами разрядов сумматора, выход которого соединен с информационным входом второго регистра, выход которого, информационный вход первого регистра, вход разрешения приема первого регистра и вход разрешения выдачи второго регистра соединены соответственно с выходом, информационным входом, входами ,разрешения приема и разрешения выдачи преобразователя кодов.

Изобретение относится к вычислительной технике и может быть использовано при построении цифровых вычислительных машин с фиксированной запятой, работающих в позиционных избыточных (r, k) -системах счисления.

Целью изобретения является расширение функциональных возможностей за счет выполнения операций деления, сло- 40 жения, .вычитания и умножения.

На шиг. 1 приведена структурная схема арифметического устройства, на фиг, 2 — структурная схема преобразо вателя кодов; на фиг. 3 — структурная 45 схема блока управления.

Арифметическое устройство содержит блок 1 управления, блок 2 информапионной разгрузки, регистры 3-5, преобра-. зователь 6 кодов, регистр 7, коммутатор 8, выходы 9-26 и входы 27-34 блока 1 управления, сумматоры 35 и 36, блок 37 элементов ИПИ, выход 38 регистра 3, выходы 39 и 40 обратного и

55 прямого кодов регистра 7, выходы 4144 коммутатора 8, выход 45 конца работы устройства, счетчик 46, схему 47 сравнения и блок 48 элементов И.

Преобразователь 6 кодов (фиг. 2) включает регистры 49 и 50, группу узлов 51 деления на константу и сумматор 52.

Блок 1 управления (фиг. 3) содержит распределители 53-57 импульсов, элементы 58-64 задержки, элементы И

65-72, элементы HJIH 73-75,: триггеры

76 и 77, счетчик 78 и элементы KIH

79-90. Регистры 3, 4 и 7 имеют 2п

k-ичных информационных разрядов и один г-ичный знаковый разряд.

Регистр 5 содержит и информаиионных 1.-ичных разрядов и один r-ичный знаковый разряд.

Счетчик 46 включает ) log К двоичщд .разрядов.

Сумматор 36 работает в позиционной r-mzof системе счисления, а сумматор 35 — в позиционной избыточной (r,k) -системе счисления.

Сумматор 36 содержит один знаковый и 2п информационньх г-ичных разрядов, а сумматор 35 — 2n информационных

k-ичных разрядов, Регистр 49, группа узлов 51 деления на константу и сумматор 52 в позиционной r-ичной системе сложения, регистр 50 преобразователя 6 кодов

1 550510 имеют соответственно 2п и 2n+1 разрядов.

Блок 2 информационной разгрузки ицентичен прототипу.

Коммутатор 8 выполняет следующие передачи.

При выполнении операций сложения ,и умножения операнды в прямом коде поступают с выходов 38 и 40 на комму- 10 татор 8. Разрешающий сигнал на комму татор 8 поступает с выхода,14 блока

1 управления. Коды операндов проходят через коммутатор 8 и по выходам 43 и, 44 соответственно поступают на входы ,сумматора 35.

При выполнении операций вычитания и деления уменьшаемое (делимое1 в прямом коде поступает с выхода 38 на коммутатор 8. Вычитываемое (дели- 20 тель) в обратном коде поступает с вы:хода 39 .на коммутатор 8. Разрешающий

,сигнал на коммутатор 8 поступает с вы;хода 15 блока 1 управления. Коды опе рандов проходят через коммутатор 8 и 5 с выходов 41 и 42 подаются на сумма тор 36.

Арифметическое устройство выполняет операции сложения, вычитания, умножения и деления. Процесс выполнения 30 ! всех операций над числами, представленными в позиционной избыточной ч.к.) системе счисления, в общем случае состоит из .собственно названных операций и коррекции результата, связанной с выполнением операции информационной разгрузки.

Перед началом выполнения операции сложения операнды находятся в регистрах 3 и 4.

Блок 1 управления выдает сигналы, поступаюшие по выходам 13 и 20 на управляющие входы выдачи кодов регистров 3 и 4 соответственно. Прямые ко-: ды этих регистров по выходам 38 и 40 поступают на коммутатор 8, на вход управления которого поступает сигнал с выхода 14. Операнды поступают на сумматор 35, далее результат проходит через блок 37 элементов ИЛИ и под

50 действием управляющего импульса, приходящеГо из блока 1 управления IIo выходу 11, осуществляется прием кода результата в регистр 3. На этом выполнение собственно операции сложения заканчивается.

Перед началом выполнения операции вычитания уменьшаемое находится в регистре 3, а вычитаемое — в регистре

4. Особенностью выполнения собственно операции вычитания является преобразование перед началом операции кода, вычитаемого из позиционной избыточной (r,k) -системы счисления в позиционную r-ичную систему счисления, и затем выполнение вычитания.

Преобразование выполняется следующим образом.

Под действием управляющего импульса, приходящего из блока 1 управления по выходу 20 на регистр 4, код вычитаемого передается в преобразователь

6 кодов. Прием кода в преобразователь

6 происходит под действием управляющего импульса, поступающего по выходу 16 из блока 1 управления. После преобразования кода код вычитаемого, представленный в позиционной r-ичной системе счисления, передается обратно в регистр 4. Вычитание выполняется следующим образом, Из блока 1 управления по выходам 13 и 1 9 на регистры

3 и 4 соответственно приходят управляющие сигналы. Под действием этих сигналов содержимое регистра 3 подается в прямом коде на коммутатор 8 по

I выходу 38, а содержимое регистра 4 в обратном коде по выходу 39.Посту-. пает управляющий сигнал с выхода 15, и операнды поступают с коммутатора 8 на сумматор 36, далее результат через блок 37 элементов ИПИ поступает под действием сигнала с выхода 11 в регистр 3, Результат операции вычитания представлен в позиционно" r-ичной системе счисления.

Перед началом выполнения операции умножения множитель находится в регистре 5, а множимое — в регистре 4.

Собственно операция умножения выполняется за и циклов. В каждом очередном цикле множимое умножается на соответствующий i-й (i = 1, 2, и) разряд множителя. Пикл реализуется за 1+1 тактов, где 1 — цифра разряда множителя с номером

Перед началом выполнения счетчик

46 обнулен.

В первом такте цикла из блока 1 управления по выходу 23 на блок 48 элементов И поступает управляющий сигнал. Под действием этого сигнала происходит сравнение цифры старшего разряда регистра S co значением счетчика 46. Значение цифры старшего разря1550510

10 да регистра 5 через блок 48. поступает на первый вход схемы 47 сравнения. На второй вход схемы 47 сравнения поступает значение счетчика 46 ° Если значение цифры старшего разряда не равно нулю, то с первого выхода схемы 47 сравнения по выходу 27 поступает сигнал в блок 1 управления. Под действием этого сигнала блок 1 управления выдает сигнал, поступающий на управ-. ляющие входы выдачи кодов регистров 3 и 4. Прямые коды поступают на коммутатор 8, далее суммируются и через блок 37 элементов KIH заносятся в ре- 15 гистр 3. Одновременно по выходу 22 блока 1 управления поступает сигнал на информационный вход счетчика 46 тактов ° Значение счетчика тактов увеличивается на единицу. Второй такт цикла снова начинается с поступления управляющего сигнала на блок 48 по выходу 23. Происходит сравнение цифры старшего разряда регистра 5 с значением счетчика 46, равным единице. 25

Если значение цифры старшего разряда регистра 5 не равно единице, то выполняется третий такт цикла выполнения собственно операции умножения и так далее, 30

Перед началом выполнения 1+1 -го такте в счетчике. тактов находится число 1. Происходит сравнение цифры старшего разряда регистра 5 со значением счетчика 46. В этом случае с вто35 рого выхода схемы 47 сравнения по выходу 28 в блок 1 управления поступает сигнал. Под действием этого сигнала в блоке 1 управления вырабатываются сигналы, поступающие по выходам 40

21 и 25 соответственно на управляющий вход счетчика 46 и вход управления сдвигом регистра 5. Содержимое. счетчика 46 становится равным нулю, а содержимое регистра 5 сдвигается на один разряд влево. Сигналом на выходе 18 производится также сдвиг вправо на один разряд содержимого регист- . ра 4-, После выполнения и циклов Результат собственно операции умножения двух чисел, представленный в позици-. онной избыточной (r,k)-системе счисления, находится в регистре 3.

Перед началом выполнения операции деления делимое находится в регистре 3, а делитель - в регистре 4.:

Операции деления предшествует операция преобразования кода делителя из позиционной (r, k) -системы счисления в позиционную r-ичную систему счисления, выполняемая описанным вьппе способом.

Собственно операция деления выпол- няется за n+1 циклов. В каждом цикле вычисляется одна цифра частного (результат). Количество тактов в каждом цикле — переменное и зависит от значения определяемой цифры результата.

Первый такт каждого цикла начинается с вычитания из содержимого регистра

3 содержимого регистра 4. Вычитание происходит описанным вьппе способом.

Одновременно содержимое регистра 3 поступает в регистр 7. После выполнения вычитания его результат поступаег в регистр 3.

При делении чисел во избежание переполнения берут делимое меньше, чем делитель. В соответствии с этим результат выполнения операции вычитания в первом цикле - отрицательный и с выхода сумматора 36 на вход 30 поступает на блок 1 управления управляющий сигнал, определяющий отрицательный знак результата. Под действием. этого сигнала блок 1 управления выдает управляющий сигнал, поступающий по выходу 24 на счетчик 46, происходит перепись содержимого счетчика 46 в младший разряд регистра 5. Далее под действием управляющего импульса, приходящего с выхода 25 блока 1 управления, происходит сдвиг содержимого регистра 5 на один разряд влево, а под действием управляющего импульса, приходящего с выхода 21 блока 1, счетчик

46 устанавливается в нулевое состояние. В первом цикле происходит форми,рование целой части результата, равной нуло. Далее управляющий сигнал из блока 1 управления с выхода 10 поступает на регистр 7, а с выхода 18 на регистр 4.

Содержимое регистра 7 переписывается в регистр 3, а содержимое регистра 4 сдвигается на один разряд вправо.

На этом выполнение первого .цикла собственно операции деления заканчивается. При выполнении тактов циклов с номерами 2,...,n+1 результат выполнения операции вычитания иэ делимого (частичного остатка) делителя может оказаться как положительньпч, так и отрицательным.

Если при очередном такте i-го цик - . ла результат вьп|олнения операции вы1550510

12 читания положительный, то с выхода сумматора 36 на вход 29 блока 1 управления поступает сигна,п, определящий положительный знак результата. С выхода 22 блока 1 управления на информационньп вход счетчика 46 посту1 ает- сигнал. Под действием этого сигнала происходит увеличение значения счетчика 46 на единицу. Таким обра- 10 !, зом, после выполнения z-го цикла "зна 4ение счетчика 46 равно 1, где 1 оличество вычитаний из делимого де1 лителя до получения первого отрицательного результата .. Под действием . управляющего сигнала, поступающего из блока 1 управления по выходу 24, происходит занесение содержимого счет чика 46 в младших разряд регистра 5.

Таким образом формируется цифра ре- у ,зуль Фата .

В устройстве реализован алгоритм выполнения деления беэ восстановления остатка. Поэтому при выполнении опе, раций окончания i-ro цикла собствен- 25

:,но операции деления содержимое ре.гистра 7 переписывается в регистр 3. Полученное положительное число образует частичный остаток, используемый на следующем i+1 -м цикле собственно 30 операции деления.

После выполнения и+1 циклов резуль.тат собственно операции деления, представленный в позиционной r-ичной системе счисления, находится. в регистре

5..Под действием управляющего импульса, приходящего с выхода 26 блока 1 управления, результат переписывается в регистр 3.

Результаты выполнения собственно 40 всех операций умножения, деления, сложения и вычитания находятся в регистре 3. Под действием сигнала, приходящего на регистр 3 с выхода 12 блока 1 управления, код регистра 3 45 передается в блок 2 информационной разгрузки. Под действием управляюшего ,сигнала, приходящего с выхода 9, в блоке 2 информационной разгрузки происходит коррекция кода собственно выполнения всех операций.

В блоке 2 информационной разгрузки код результата собственно всех операций анализируется с целью установления соответствия формы представления результата и формы представления чисел с фиксированной запятой в позиционной избыточной (r,k)-системе очисления.

Если соответствие устанавливается, операция инфо рмационной разгрузки над результатом собственно операции не выполняется. Код результата, пред, ставленный в позиционной избыточной (r k)-системе счисления, находится в регистре 3. Сигнал соответствий иэ блока,2 поступает на выход 45 и свидетельствует о завершении операций.

Если же соответствие не устанавливается, то в блоке 2 информационной разгрузки над результатом выполнения собственно операций осуществляется операция информационной разгрузки.до тех пор, пока результат не станет соответствовать форме представления чисел с фиксированной запятой. Скорректированный результат с блока 2 информационной разгрузки поступает в регистр 3. Одновременно с блока 2 сигнал окончания работы поступает на выход 45.

Преобразователь 6 кодов, осуществ- . ляющий преобразование кода из позиционной избыточной (г,k)-системы счисления в позиционную r-ичную систему счисления, работает следующим образом.

Под действием управляющего. сигнала, приходящего с выхода 16 блока 1 управления, осуществляется прием кода из регистра 4 в регистр 49.

Значения разрядов с регистра 49 поступают на соответствующие узлы 51 деления на константу, с выхода которых значения частных и остатков поступают на сумматор 52, где осуществляется суммирование остатков от деления с частными от деления, сдвинутыми на один разряд влево. Результат суммирования передается в регистр 50.

Под действием управляющего импульса, поступающего с выхода 1 7 блока 1 управления, осуществляется перепись кода из регистра 50 в регистр 4.

Блок 1 управления при выполнении операций работает следующим образом.

При сложении сигнал поступает на вход 33 блока 1 управления и с него на вход распределителя 56 импульсов, задающего необходимую тактовую последовательность. Далее сигнал с входа

33 устанавливает. через элемент ИЛИ 89 в единицу триггер 76, кроме того, через элементы KIH 82 и 86 формируются импульсы на выходах 13 и 20. Сигналы с первого и второго выходов распреде13

155051 0

14 лителя 56 импульсов формируют последовательно через элементы ИЛИ 80 и 81 импульсы на выходах 11 и 12, после чего выполняется процедура завершения работы, одинаковая для всех операций.

Сигнал с выхода элемента ИЛИ 81 поступает на нулевые входы триггеров 76 и

77 и обнуляет их, через время задержки элемента 59 на выходе 9 появляет- 10 ся сигнал, запускающий блок 2 информационной разгрузки.

При выполнении вычитания сигнал с входа 32 поступает на распределитель

55 импульсов, а также через элемент

HJIH 90 устанавливает в единичное состояние триггер 77. Кроме того, через элементы ИЛИ 83 и 86 формируются сигналы на выходах 16 и 20. С первого, второго, третьего и четвертого выходов распределителя 55 импульсов формируются через элементы ИЛИ 84, 82, 85, 80 и 81, сигналы на выходах 17, 13, 19, 11 и 12, управляющие выполнением вычитания. Окончание операции вычитания выполняется аналогично операции слежения.

При выполнении умножения сигнал с входа 31 поступает на элемент 58 задержки, а также устанавливает через 30 элемент ИЛИ 89 в единичное состояние триггер 76 и поступает через элемент

ИЛИ 79 на выход 21, устанавливает счетчик 78 в состояние "n". Затем сигнал проходит через элемент ИЛИ 73 на выход 23. Если присутствует сигнал на входе 27, то с выхода элемента И

65 через элементы HIIH 82 и 86 формируются сигналы на выходах 13 и 20.

Далее сигнал проходит через распреде- 40 литель 53 импульсов и с второго. выхода через элементы ИЛИ 80 и 75 формирует сигналы на .выходах 11 и 22.

Затем-с первого выхода распределителя

53 импульсов сигнал поступает на эле- 45 мент ИЛИ 73 и вызывает формирование управляющей последовательности следующего такта. Если приходит сигнал по входу 28, то с выхода элемента И 66 поступает сигнал через элементы ИЛИ 50

79 и 87 на выход 21 и на вход счетчика 78, уменьшая его содержание на единицу. Затем через элемент 62 задержки сигнал поступает на элемент И

67 и 68, Если счетчик 78 не в нулевом состоянии, то сигнал проходит через элемент И 68 и поступает на вход элемента И 78, вызывая формирование управляющей последовательности следующего цикла. При нулевом состоянии счетчика 78 сигнал через элемент И 67 поступает на вход элемента HJIH 81, Далее выполняется описанная выше процедура завершения операции.

При выполнении операции деления сигнал с входа 34 поступает на распределитель 57 импульсов, кроме того, через элемент ИЛИ 90 устанавливает триггер 77, устанавливает в состояние

"и+1" счетчик 78 и через элемент ИЛИ

79 проходит на выход 21. С первого выхода распределителя 57 импульсов сигнал через элементы ИЛИ 86 и 83 формирует сигналы на выходах 20 и 1 6, а с второго и третьего выходов через элементы ИЛИ 84 и 88 — сигнал на выходе 17 и на выходах 13 и 1 9. Затем сигнал проходит через элемент 63 задержки и Формирует через элемент ИЛИ

80 сигнал на выходе 11. Если поступает сигнал по входу 29, то сигнал с выхода элемента И 70 проходит через элемент 64 задержки на вход элемента

ИЛИ 88 и вь|зывает Формирование управляющей последовательности следующего такта.

Если приходит сигнал по входу 30, то с выхода элемента И 69 поступает сигнал на выход 24. Далее сигнал поступает на вход распределителя 54 вк- пульсов и формирует с его первого выхода сигнал на выходе 1 О. Кроме того, через элемент ИЛИ 87 происходит уменьшение на единицу значения счетчика 78.

Если значение счетчика не равно нулю, то сигнал проходит через элемент И 72 на вход элемента ИЛИ 88, вызывая формирование управляющей последовательности следующего цикла.

При нулевом значении счетчика 78 сигнал проходит через элемент И 71 на выход 26 и далее через элемент 60 задержки на вход элемента ИЛИ 81. Далее выполняется описанная выше процедура окончания операции.

l 550510

1550510 ат81

1В,ZS

59 РР6У

53, 53z

0 m7I — ) Л-у(OmSJr

62 0т 58

0m 63

0m S6z гг г1

1г

0m 65

От61

27 65 0т57ь 83

От61 0m Щ

28 Om 57 84

17

OmВ Om 55z

Отбг 67 0пт 88 85

Олт 65

30 атбб

От 63 69 Om 6У

29

0т 70 а, у, 88

OmЩ ат58

0m54z 71 33 89 йт 78 32

Om54z 72 мЯ

57, 5 отВУ 14

Om 81 76

78I

78, Со с т ав ит ель А. Клюе в

Техред М.Моргентал

М, Кучерявая

Корректор

Редактор A.Orap при ГКНТ СССР ул. Гагарина, 101

Производственно-издательский комбинат "Патент", г. Ужгород, Заказ 1525 Тираж 564 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям

11)035, Москва, Ж-35, Раушская наб., д. 4/5