Устройство для вычитания десятичных чисел

Устройство для вычитания десятичных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной и измерительной технике и может использоваться для построения арифметических и модернизации измерительных цифровых устройств. Цель изобретения - упрощение устройства. Устройство содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 1, 2, двоичные сумматора 3, 4 и триггер 7. 1 ил.

союз советсних социллистичесних

РЕСПУБЛИН (я) G 06 F 7/50

I ( (Ь з

ГОСУДАРСТВЕННЫЙ НОМИТЕТ по изОБРетениям и ОтиРь тиям

ПРИ ГННТ СССР

{21) 4468635/24-24 (22) 13 ° 05.88 (46) 23.03.90. Бюл. Н il (72) IO.И.Якунин (53) 681.325.5(088.8} (56) Electronics, 1972, 1 4, с. 56-58.

Авторское свидетельство СССР

У 1262478, кл. G 06 F 7/50, 1984.

„„SU„„15521! 76

2 (54) УСТРОЙСТВО ДЛЯ ВЬМИТАНИЯ ДЕСЯТИЧНИХ ЧИСЕЛ (57) Изобретение относится к вычислительной и измерительной технике и может использоваться лля построения ариФметических и модернизации измерительных цифровых устройств ° Цель изобретения — упроц ение устройства.

Устройство содержит элементы ИСКЛИЧАРЗЩЕЕ ИЛИ 1,2, двоичные сумматоры

3, 4 и триггер 7. 1 ил.

1 552176

Пример.

0100 дв.дес.

+ 0011 (3)

0110 (9) 1000 (8)

1010 (5) р = 1 0010

О р=о

1001

010

4838281

11

101

100

1000

0001

1001

Я (раз0010

Пер ность положительна) (2) (4) Изобретение относится к вычислительной и измерительной технике и может использоваться для построения арИфметических и модернизации измери5 тельных цифровых устройств.

Цель изобретения - упрощение устройства.

На чертеже представлена принципиальная схема устройства.

Уст ройство содержит в каждом ра зряде элементы ИСКЛ!ОЧИЩЕЕ ИЛИ 1 и

2 первой и второй групп, первый двоичныи сумматор 3, второй двоичный 15 сумматор 4, выходы 5 двоично-десятич ногс кода разности, выходы 6 переноса, триггер 7, выход 8 знака.

Устройство работает следующим о разом, 5 исходном состоянии триггер 7 сфрошен и íà его выходах устанавливаются уровни сигнала Q = О, Q = 1, 1

1) 83-59 = 24 дес. = 0010 при этом элементы ИСКЛОЧЯОЩЕЕ ИЛИ 2 инвертируют операнд вычитаемого N< и сумматор 3 работает в режиме вычитателя двоичного кода. Результат разности тремя старшими разрядами

S2, 83, S4 поступает на входы трех младших разрядов первого слагаемого сумматора 4. а самый младший разряд

81 является младшим разрядом (2 ) результата. Сумматор 4 корректирует код таким образом, что в зависимости от сигнала переноса с сумматора 3 на его входах второго слагаемого устанавливается либо число- "15", либо число "12", которое суммируется с первым слагаемым, скорректированным также по старшему разряду, и на выходах трех младших разрядов сумматора

4 образуется двоично-десятичный код (2, 2, 2 ), а самый старший разряд

S4 является сигналом переноса для промежуточных вычислений или сигналом формирования знака разности через триггер 7.

1552176 .

2) 59 - 83 -24, 0101 ()

0111 (8)

1100

1оо l (2)

1100 (3)

+ 0101

p= 0 р 1

101

100

48382$1

11

111, аО1О

+ 1010

1011

0011

Знак - S4S3 (разность 0111 отрицательна) (7)

Включение триггера нос (6) Формула изобретения

Устройство для вычитания десятич" ных чисел, содержащее в каждом разряде первый и второй двоичные сумматоры и элементы ИСКЛОЧАЮЦЕЕ ИЛИ, 4р о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит триггер, причем входы первого сумматора подключены к выходам эле- ментов ИСКЛЮЧАЮЩЕЕ ИЛИ первой и вто- 4В рой групп, первые входы которых соединены с входами соответствующих тетрад десятичных разрядов операндов уменьшаемого и вычитаемого устройст" . ва, выход младшего разряда первого 5о

Составитель А.Клю

Редактор В.Петраш Техред д Олийнык

Корректор С.Черни ев Заказ 330 Тираж 558 Подписное ю

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул.Гагарина, 101

В этом случае сигнал S4 О вклю" чает триггер 7,, который через элементы ИСКЛЮЧАЯ1ЕЕ ИЛИ 1 инвертирует чис" 30 ло Nð и разность становится равной

"24", а сигнал Q - =0 триггера указыва- ет знак: "-24". сумматора является выходок младшего разряда двоично-десятичного кода разности устройства, выходы трех старших разрядов соединены с входами трех младших разрядов первого слагаемого второго. сумматора, а выход переноса соединен с входами старшего разряда первого и двух младших раз" рядов второго слагаемого второго сумматора, выходы трех младших разрядов которого соединены с выходами трех старших разрядов ;двоично-десятичного кода разности устройства, а выход старшего разряда является выходом сигнала переноса в старший разряд устройства, выход переноса самого старшего разряда устройства соединен с входом триггера, прямой и инверсный выходы которого соединены с вторыми входами элементов ИСКЛОЧАЮЦ ЕЕ ИЛИ первой и второй групп, инверсный выход триггера является выходом знака устройства.