Постоянное запоминающее устройство на элементах памяти с 2 @ логическими состояниями

Постоянное запоминающее устройство на элементах памяти с 2 @ логическими состояниями

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, точнее к постоянным запоминающим устройствам, и наиболее эффективно может быть использовано при реализации устройства в виде интегральной схемы. Цель изобретения - расширение функциональных возможностей устройства за счет перезаписи информации в накопителе. Постоянное запоминающее устройство на элементах памяти с 2N логическими состояниями содержит матричный накопитель с элементами памяти, дешифраторы строки и столбца, (2N - 1) усилителей считывания, преобразователь кода, схему сравнения, источник опорных потенциалов, усилитель программирующих импульсов, элемент ИЛИ-НЕ, группы информационных входов, выходов и входов кода объема памяти, дополнительный выход, адресные входы и три управляющих входа. В режиме программирования потенциал разрядной шины накопителя сравнивается с опорными сигналами, полученный единичный код преобразуется в двоичный код и сравнивается с входным информационным входом. В случае несовпадения кодов усилитель программирующих импульсов обеспечивает приращение заряда на плавающем затворе транзистора элемента памяти, и далее осуществляется новое сравнение модифицированного значения потенциала разрядной шины накопителя с входным кодом. 1 ил, 1 табл.

ССЖИ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (1) С 11 C 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОбРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГНКТ СССР (21) 3640040/24-63 (22) 12.09.83 (46) 23.03.90. Бюл. Р 11 (72) А,А.Романов, С.А.Филатов, Л.Г,Лихацкий и В.С.Шубин (53) 621.374(088.8) (56) Патент США 11 - 4192014, кл. G 11 С 17/00, 1980.

Патент США 11- 4090258, кл. G II С 7/00, 1978, .(54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО НА ЭЛЕМЕНТАХ ПАМЯТИ С 2 ЛОГИЧЕСКИМИ СОСТОЯНИЯМИ (57) Изобретение относится к вычислительной технике, точнее к постоянным запоминающим устройствам, и наиболее эффективно может быть использовано при реализации устройства в ниде интегральной схемы. Цель изобре тения - расширение функциональных возможностей устройства за счет перезаписи информации в накопителе.

Постоянное запоминающее устройство на элементах памяти с 2 „ логическиИзобретение относится к вычислительной технике, а именно к постоянным запоминающим устройствам, и наиболее эффективно может быть использовано при реализации устройства в виде интегральной схемы, Целью изобретения является расширение функциональных возможностей устройства за счет перезаписи информации в накопителе.

На чертеже изображено предлагае мое устройство °

„„SU„» 1552228 А 1

2 ми состояниями содержит матричный накопитель с элементами памяти, дешифраторы строки и столбца, (2„-1 ) усилителей считывания, преобразователь кода, схему сравнения, источник опорных потенциалов, усилитель программирующих импульсов; элемент ИЛИ-НЕ, группы информационных входов, выходов и входов кода объема памяти, дополнительный выход, адресные входы и три управляющих входа, В режиме программирования потенциал разрядной шины накопителя сравнивается с опорными сигналами, полученный единичный . код преобразуется в двоичный код и сравнивается с входным информационным кодом. В случае несовпадения кодов усилитель программирующих импульсов обеспечивает приращение заряда на плавающем затворе транзистора элемента памяти, и далее осуществляется новое сравнение модифицированного значения потенциала разрядной шины накопителя с входным кодом. 1 ил., 1 табл.

Постоянное запоминающее устройство на элементах памяти с 2 логическими состояниями содержит матричный накопитель 1, состоящий из элементов

2 памяти, дешифраторы строки 3 H и столбца 4, 2 -1 усилителей 5 считывания, преобразователь 6 кода, схему 7 сравнения, источник 8 опорных потенциалов, усилитель 9 прог раммирующих импульсов, элемент ИЛИ-НЕ 10, п информационных выходов II, n информационных входов 12, п входов 13 кода

1552228 объема памяти, адресные входы 14, дополнительный выход 15, первый 16, второй 17 и третий 18 управляющие входы, 5

Матричный накопитель 1 состоит из элементов 2 памяти, которые через адресные и разрядные шины соединены соответственно с дешифраторами строки 3 и столбца 4. Основные входы дешифраторов строки 3 и столбца 4 соединены с адресными входами 14 устройства, а их дополнительные входы соединены между собой и подключены к второму входу усилителя 9 программирующих импульсов и к третьему уп1.авляющему входу 18 устройства„ Вы:- .од дешифратора 4 столбца подключен к первым входам усилителей .5 считывания и к выходу усилителя 9 программирующих импульсов. Вторые входы усилителей 5 считывания соединены с соответствующими выходами источника

8 опорных потенциалов„ вход которого подключен к второму входу элемента 25

ИЛИ-НЕ 10 и к второму управляющему входу 17 устройства. Третьи входы усилителей 5 считывания подключены к первому входу элемента ИЛИ-НК 10 и к первому управляющему входу 16 30 устройства. Выходы усилителей 5 считывания соединены с входами преобра". зователя 6 кода, выходы которого соединены с информационными входами первой группы схемы 7 сравнения и. являются информационными выходами 11 устройства, Информационные входы 12 и входы 13 кода объема памяти устройства соединены соответственно с информационными входами второй Груп 40 пы и с управляющими входами схемы 7 сравнения, выход которой подключен к третьему входу элемента ИЛИ-НЕ 10 и является дополнительным выходом

15 устройства. 45

Устройство работает следующим образом, Матричный накопитель 1 состоит и иэ элементов 2 памяти (ЭП) с 2 ло-, гическими состояниями, B качестве

ЭП могут использоваться элементы на

МДП-транзисторах с накоплением заряда, в частности на лавинно-инжекционных МДП-транзисторах с плавающим

55 затвором. Для таких ЭП 2 величина потенциала на разрядной шине выбранного ЭП 2 определяется величиной за-,, ряда, захваченного плавающим затвором в ходе операции программирования ЭП 2, Предложенное устройство допускает работу в двух режимах: считываi ния и программирования, В режиме считывания на первом управляющем входе 16 поддерживается состояние логического "0", что снимает блокировку с усилителей 5 считывания, а на втором управляющем входе 17 - состояние логической "1", что обеспечивает через элемент ИЛИНЕ 10 отключение усилителя 9 программирующих импульсов от выходной шины дешифратора 4 столбца. Сигнал с выхода последнего поступает на входы усилителей 5 считывания, где он сравнивается с сигналами опорных уровней, задаваемыми источником 8 опорных потенциалов. В результате на, выходах усилителей 5 считывания формируется единичный код, который преобразователем 6 кода преобразуется в двоичный п-разрядный код, поступающий на информационные выходы 11 устройства.

Возможные состояния элементов памяти и соответствующие им выходные коды устройства представлены в таблице.

В режиме программирования работа устройства состоит иэ последователЬности циклов, каждый из которых содержит операции сравнения и собственно программирования, Пусть перед началом программирования все ЗП 2 приведены в исходное состояние, которому соответствует

I уровень потенциала на выходе дешифратора 4 столбца ниже наименьшего уровня опорного потенциала, В режиме программирования на второй управляющий вход 17 подается сигнал низкого уровня, а состояние сигнала на первом управляющем входе 16 обеспечивает разделение операций режима программи" рования на операции сравнения и программирования.

Положим для определенности, что на всех входах 13 кода объема памяти устройства поддерживаются состояния высокого уровня, которые разрешают выполнение попарного сравнения входных сигналов в схеме 7 сравнения по всем разрядам, Тогда при совпадении кода, хранимого выбранным ЭП 2, и входного кода, подлежащего записи в

1552228 матричный накопитель 1, на выходе схемы 7 сравнения (т.е. на дополнительном выходе 15 устройства) формируется сигнал высокого уровня, кото- .

5 рый информирует пользователя о необходимости прекращения цикла программирования для данного ЭП 2. Этот же сигнал обеспечивает через элемент

ИЛИ-НЕ 10 отключение усилителя 9 10 программирующих импульсов. Если схема 7 сравнения указывает на несовпадение кодов, то внешними средствами сигнал.на первом управляющем входе

16 переводится в состояние низкого уровня, блокируя в текущем состоянии все усилители 5 считывания и разрешая работу усилителя 9 программирующих импульсов. При этом число формируемых программирующих импульсов 20 должно быть таким, чтобы приращение заряда на плавающем затворе -транзистора ЭП 2 вызывало приращение Ь Б потенциала на выходе дешифратора 4 столбца, которое не превышало бы по- 25 лавину величины p U; (таблица). При этом выполнение операции программирования обеспечивается также сигналом высокого напряжения, постоянно присутствующим на третьем управляю- 30 щем входе .18 устройства.

После выполнения собственно one15 рации программирования снова выполняется операция сравнения, и так продолжается до момента регистрации схемой 7 сравнения совпадения входного и выходного кодов устройства. Наличие входов 13 и некоторое усложнение традиционной схемы срав- 40 нения позволяют при уменьшении чис ла возможных состояний ЭП 2 увеличивать размеры "окна" детектирования каждого состояния, Из таблицы видно, что, если не учитывать результаты 4> сравнения младших разрядов (например, двух младших разрядов) входного и выходного кодов, что достигается установкой на двух входах 13 состояний ниэкОГО урОвня величина Окна де 50 тектирования учетверяется для каждого состояния ЭП 2. При этом следует помнить, что выбранный код объема памяти устанавливается перед началом

ПРОГРаММИРОВанИЯ устРойства И СОХРаняется неизменным при его последующей эксплуатации. Поэтому состояние сигналов на входах 13 кода объема памяти однозначно определяет, какие pasряды выходного кода следует отбросить перед его последующей обработкой, Если уменьшать объем памяти путем наложения запрета на сравнение старших разрядов входного н выходного кодов, то образуются группы диапазонов выходного потенциала дешифратора 4 столбца, для каждого из которых действительная часть выходного кода устройства прингмает одинаковое зна чение, Это позволяет исключнть необходимость ст; рания всего массива записанной в устройство информации для-;установки ЭП 2 в исходное состояние в тех случаях, когда в силу различных причин в режиме программирования для какого-либо ЭП 2 имел место переход через требуемое состояние

его устано".ки (например, при установке ЭП 2 в состояние Ug его выходной сигнал превысил уровень Ua„, таблица). В этом случае запрет сравнения старших разрядов дает возможность при попадании во второй диапазон группы установить ЭП 2 в требуемое состояние.

Для повышения вероятности считывания достоверного кода состояния

ЭП 2 потенциал на выходе дешифратора

4 столбца должен лежать вблизи середины соответствующего диапазона опорных потенциалов. Это достигается использованием управляемого источника 8 опорных потенциалов. В режиме программирования при записи в ЭП 2 кода i-го логического состояния по сигналу низкого уровня на втором управляющем входе 17 на выходах источника 8 опорных потенциалов устанавливаются следующие уровни сигналов:

Uon 1+ Uoni рп; U

2 где Uð, — величина опорного потенциала в режиме считывания, а максимальное изменение потенциала Ь U в цикле программирования не должно превышать половину диапазона опорных потенциалов, Программирование.i-го логического состояния заканчивается, когда потенциал на выходе дешифратора 4 столбца превысит опорный потенциал

/ Оп 1

Таким Образом, технико-экономи- ческое преимущество предложенного устройства перед прототипом состоит

1552228

Уровень потенциала на выходах преобразоI

Логичес—

Уоовень потепциала на выходах усилителей считывания

Уровень поте(циала на разрядной шине кое со- стояние

3П 2 вателя кода

7 (1 2 3 ! ,1

2 3 (О О О О

1 0 0 0

1 1 О О

1 1 I О

1 1 1

1 1 1

1 1

1 1! i

2

4

6

П(1!

ПOIT(П

П„

0П

11,;„-.

1,105 c=

U0n00(T.

Ue

11 "

Ur

U.

П. -„

Ч, U0(Tl

U0n3

1-1 0((, U0n5

" on@

U0n, в расширении его функциональных возможностей за счет перезаписи информации в накопителе при сохранении высокой надежности работы устрой5

СТВ <1 . формула изобретения

Постоянное запоминающее устройст(( во на элементах памяти с 2 логическими состояниями, содержащее организовггнный Iio строкам и столбцам матри пгый накопитель, адресные входы, и информационных входов,- и 1(нформа." пионных Выходов, 2 -! усили-0елеи счи= . ывания, преобразователь кода, при-.

- .ем Выходы усилителей считывания coepи11ены с ВхорВМН преобразователя коца выхОдь(кОторогО яВГ(я(0тся инфор 20 мацнонными Выходами устройства, о тлич ающе е с я- тем,. что, с целью расширения функциональных Воз.можностей устройства за счет перезаписи информации В накопителе, элемеи Гы II;.мяти накОпителя Выг!Олнены на КДП-транзисторах с накоплением заряда, а устройство содержит дешифра= торы строки и столбца, источник опор"НЫХ i:Отенциалов, СХЕМУ СраВНЕНИЯ, 30 элемент ИПИ-HE усилитель программи" ру(010(их ими ульI ОВ три упраВля(0щих

ВХОЦа ) и ВХОЦОВ кОда Объсма г1амяти и Вспомогательный выход, причем де(пифраторы строки и столбца соединены с адресными и разрядными шинами накопителя. соответственно, их адресные входы подключены к адресным входам устройства, а выход дешифратора столб" ца соединен с выходом усилителя программирующих импульсов и с первыми входами усилителей считывания, вторые Входы которых подключены к соответствующим выходам блока опорных потенциалов, третьи входы усилителей считывания соединены с первым управлякгщим входом устройства и с первым

Входом логического элемента ИЛИ НЕ, второй вход которого соединен с Вторым управляющим входом устройства и с входом источника опорных потенциалов, а третий вход соединен с вспомогательным выходом устройства и с выходом схемы сравнения, информацион; ные входы первой группы которой соединены с информационными входами устройства, информационные входы второй группы подключены к информационным выходам устройства, а управляющие входы соединены с входами кода объема памяти у тройства„ выход логического элемента ИЛИ-1!Е соединен с первым входом усилителя программирующих импульсов, второй вход которого соединен с третьим управляющим входом устройства и с дополнительными вход(ми дешифраторов строки и столбца.

О О 0 О О 0

0 О О О О 1

О О О О 1 О

О 0 О, О 1

О 0 О 1 О 0

1 О О 1 0

1 1 О 1 ) О

1 1 1 1 1 !

1552228

Я

/7

1Ю

Составитель С.Сушко

Техред М,Ходанич

Корректор О.Ципле

Редактор О,Юрковецкая

Заказ 333 Тираж 486 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКИТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101