Устройство для тестового контроля цифровых блоков

Устройство для тестового контроля цифровых блоков

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при контроле цифровых блоков. Цель изобретения - повышение быстродействия. Устройство содержит блок 9 микропрограммного управления, блок обмена 10 с контролируемым блоком, счетчик 2 логических номеров, блок памяти 4, буферный блок памяти 5, регистр набора 3, выходной коммутатор 7, регистр сдвига 8, буферный регистр 1. 1 з.п. ф-лы, 8 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51 } 5 (; 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHGMY СВИДЕТЕЛЬСТВУ

VU2 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЬПИЯМ

ПРИ ГННТ СССР (21) 4314263/24-24 (22) 06.10.87 .(46) 30.03.90. Бюл. y 12 (71) Научно-производственное объединение "Импульс" им. XXV съезда КПСС (72) А.А.Борисенко, В.Г,Рябцев и В,А.Чернышев (53) 681.3 (088,8) (56) Авторское свидетельство СССР

М 1075265, кл. С; 06 F 11/26, 1980.

Авторское свидетельство СССР

N 1251084, кл. С 06 F 11/26, 1984.

SU» 1553978 А I

2 (54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при контроле цифровых блоков. Цель изобретения - повышение быстродействия. Устройство содержит блок 9 микропрограммного управления, блок обмена 10 с контролируемым блоком, счетчик 2 логических номеров, блок памяти 4, буферный блок памяти 5, регистр набора 3, выходной коммутатор 7, регистр сдвига

8, буферный регистр 1. 1 з.п, ф-лы, 8 ил.

1553978

И зобретение относится к вычислительной технике и может быть использовано при диагностике цифровых блоков.

Цель изобретения — повышение быстродействия.

На Фиг. 1 представлена функциональ ная схема устройства; на фиг.2 - блок бмена с контролируемым цифровым локом; на фиг.3 - блок микропрограммного управления; на фиг.4 - формирователь сигналов управления;на фиг.5временная диаграмма формирователя сигналов управления; на фиг.6 - поля, блоков пакета; на фиг.7 - блок-схема, алгоритма; на фиг.8 - таблица.

Устройство (Фиг.1) содержит вход.ную шину связи с ЭВМ, буферный ре гистр 1, счетчик 2 логических номеров, регистр 3 набора, блок 4 памяти, буферный блок 5 памяти, счетчик 6 длины векторов, выходной коммутатор

7, регистр 8 сдвига, блок 9 микропрограммного управления, блок 10 обмена с контролируемым цифровым блоком, выходную шину связи с ЭВМ.

Блок 10 обмена с контролируемым цифровым блоком (фиг.2) содержит блок 11 памяти маскирования каналов, блок 12 памяти тестовых наборов, блок 13 памяти управления коммутатором входов-выходов, регистр 14 сдвига кодов маскирования, регистр 15 сдвига тестовых наборов, регистр 16 сдвига

35 кодов управления коммутатором входоввыходов, коммутатор 17 входов-выходов, элемент 18 задержки, разрядный блок 19 сравнения, коммутатор 20 результата, элементы ИЛИ 21...24.

Блок 9 микропрограммного управления (фиг.3) содержит. синхронизатор

25, коммутатор 26, шифратор 27, формирователь 28 сигналов управления, программный регистр 29, блок 30 памя- 4> ти микрокоманд, дешифратор 31, триггеры 32 и 33, элемент ИЛИ-НЕ 34, мультиплексор 35, модификатор 36 адреса узла памяти, триггер 37 пуска, элемент И 38, элемент ИЛИ 39. формирователь 28 сигналов управления (фиг.4) содержит элемент HE 40, регистр 41 сдвига, счетный триггер 42, элемент НЕ 43, триггер 44, элемент

ИЛИ-НЕ 45.

На временной диаграмме (фиг.5) работы Формирователя 28 сигналов управления представлены сигналы на входе и выходе элемента НЕ 40, на выходах первого и второго разрядов регистра сдвига 41, на выходе элемента

ИЛИ-НЕ 45, на прямых выходах счетных триггеров 42 и 44, на инверсном выходе счетного триггера 44.

Устройство работает следующим образом.

Цифровой контролируемый блок подключается к входам-выходам коммутатора 17 блока 10 обмена (объект контроля не показан).

В тесте содержится таблица соответствия логических номеров контролируемого цифрового блока его физическим контактам выходных разъемов. В блок 4 памяти по адресам, соответствующим логическим номерам, записываются коды физических номеров контактов входов-выходов контролируемого цифрового блока ° Запись информации в блок 4 памяти осуществляется следующим образом. Код логического номера контакта цифрового контролируемого блока через входную шину связи с ЭВМ заносится в счетчик 2 логических номеров. По данному адресу в блок 4 памяти. заносится код физического адреса контакта контролируемого блока с входной шины связи с ЭВМ.

С входной шины связи с ЭВМ в блок

9 микропрограммного управления заносятся микропрограммы работы. Адрес микрокоманд заносится в программный регистр 29, коды микрокоманд - в блок

30 памяти микрокоманд, начальный адрес теста - в регистр начального адреса тестового набора, а конечный адрес — в регистр конечного адреса тестового набора модификатора 36 адреса узла памяти. Коды частоты функционального контроля и временного положения строба контроля, обеспечивающего прием информации с контролируемого цифрового блока, заносятся в синхронизатор 25.

В тестовом наборе, необходимом для каждого такта контроля, содержатся входные воздействия и эталонные реакции, коды маскирования каналов контролируемого цифрового блока и коды управления коммутатором входоввыходов, Вначале тестовый набор заносится в буферный блок 5 памяти следующим образом.

В буферный регистр 1 заносится код выбранного блока памяти узла памяти. В счетчик 2 заносится начальный

5 15539 логический номер контакта контролируемого цифрового блока, в счетчик 6код длины группы шин, которым соответствуетт данная тестовая последова- тельность. Тестовый набор заносится в регистр 3 ° Код информации блока памяти 4 выбирает информационный разряд блока 5, в который записывается код информации старшего разряда регистра 3 набора. Запись осуществляется по микрокоманде, Формируемой дешифратором 31 По микрокоманде увеличивается на единицу значение счетчика 2 логических номеров и уменьшается на единицу состояние счетчика 6 длины векторов тестового набора, а также осуществляешься сдвиг влево информации в регистре 3 набора. Процесс записи информа ции выполняется по новому информа- 2п ционному разряду буферного блока 5 памяти. Приведенные операции повторяются до тех пор, пока содержимое счетчика 6 длины векторов не станет равно нулю. При этом по микрокоманде блока 9 микропрограммного управления включается триггер 32 и через элемент ИЛИ-НЕ 34 осуществляется блокировка тактовых сигналов, поступающих с выхода синхронизатора 25.

После изменения содержимого буферного регистра 1 в регистр 3 набора заносится информация нового значения тес1а и процесс записи теста повторяется °

Таким образом, в буферный блок 5 памяти заносятся данные, необходимые для одного такта контроля.

Запись информации буферного блока

5 памяти в регистр 8 сдвига осуществляется следующим образом.

Код выборки выбранного блока памя" ти узла памяти заносится в буферный регистр 1, информация с выходов буферного блока 5 памяти записывается

45 в младшие разряды регистра 8 сдвига по микрокоманде блока 9 микропрограммного управления. Затем выполняются операции для записи в буферный блок

5 памяти данных тестового набора сле1 дующего такта контроля, которые заносятся затем в регистр 8 сдвига. Таким образом, в регистр 8 сдвига заносятся данные, необходимые для нескольких . тактов контроля.

В программный регистр 29 заносится

55 адрес подпрограммы записи информации в блоки 11, 12 и 13 памяти. По микрокоманде, поступающей с выхода дешиф78 6 ратора 31, осуществляется параллельная запись информации иэ регистра 8 сдвига в выбранный блок памяти для нескольких тактов контроля, при этом в буферный регистр 1 предварительно заносятся коды выборки блоков узла памяти, сигналы выборки на блоки 11, 12 и 13 памяти поступают с выходов элементов 23, 24 и 25.

После перезаписи информации из блока 5 памяти в регистр 8 сдвига в блок 5 памяти заносятся только изменения в тестовой последовательности последующего такта.

После заполнения информацией блоков 11, 12 и 13 памяти в регистр конечного адреса модификатора 36 адреса узла памяти заносится код конечного адреса теста ° В программный регистр

29 заносится начальный адрес подпрограммы выдачи тестов. Затем запускается синхронизатор 25, который при помощи формирователя 28 сигналов управления выдает тактовые импульсы, поступающие на входы регистров блока

9 микропрограммного управления, сигнал разрешения сдвига, поступающий на входы разрешения сдвига регистров

14, 15 и 16 сдвига. По микрокоманде с с выхода дешифратора 31 блока 9 микропрограммного управления формируется сигнал, устанавливающий триггер 37 пуска в единичное состояние. Сигнал с прямого выхода триггера 37 пуска поступает на первый вход элемента И

38 и разрешает прохождение высокочастотного синхронизирующего сигнала на синхровходы регистров 14, 15 и 16 сдвига, а также стробирование сигнала, обеспечивающего прием реакции объекта контроля в регистр приема информации, расположенный в коммутаторе входов-выходов 17.

Сигнал с инверсного выхода триггера 37 пуска поступает на вход элемента ИЛИ 39 и разрешает прохождениесигнала разрешения выборки кристаллов на входы блоков 11, 12 и 13 памяти через элементы ИЛИ 22, 23 и 24 соответственно.

Информация с выходов регистра 16 сдвига кодов управления коммутатором обеспечивает управление коммутатором

17. Коды воздействий и эталонных реакций с выходов регистра 15 сдвига тестовых наборов поступают соответственно на информационные входы коммутатора 17 и на группу вторых информа1553978 ционных входов блока 19 сравнения.

Реакция объекта контроля запоминается регистром коммутатора 17, код с выходов которого поступает на группу информационных входов блока 19 сравнеНия. В блоке 19 сравнения обеспечивается сравнение эталонных и считанных реакций только тех разрядов, по которым на группу входов разрешения срав- 10 ения разрядного блока 19 сравнения оступают сигналы высокого уровня

«напряжения с выходов регистра 14 двига кодов маскирования каналов.

При 4-разрядных регистрах сдвига

14, 15 и 16 е каждом такте работы лока 9 микропрограммного управления ри высокочастотных такта сдвига инормации чередуются с одним высокоастотным тактом записи информации 20 данные регистры. Таким образом, читанный из блоков 11, 12 и 13 памяти тестовый набор четырех тактов онтроля последовательно подается на ходы контролируемого цифрового блока.25

Процесс формирования теста продолжается до тех пор, пока содержимое адресного регистра модификатора 36 адреса узла памяти не станет равно

Коду регистра конечного адреса тесто- 30

oro набора. Сигнал результата срав" ,ения с выхода элемента ИЛИ 21 постуает на управляющий вход мультиплекора 35, что обеспечивает фиксирование результата "Годен" или "Брак" триггерах 32 и 33, сброс триггера

37 пуска и выдачу сообщения элементами индикации (не показаны), На индикацию можно передавать данные, поступающие с выходов коммутатора 20 40 результата и выходного коммутатора 7.

Для выдачи данных блока 10 обмена с контролируемым цифровым блоком необходимо в счетчик 2 логических номеров занести начальный логический номер контакта объекта контроля, а в счетчик 6 длины векторов - код длины вектора.

В программный регистр 29 заноситСя начальный адрес микропрограммы вы- 50 дачи результатов контроля. В буферный регистр 1 заносится код выбираемого регистра, который переключает необходимое направление коммутатора 20 реЗультата. Код с выхода блока 4 памяти выбирает необходимый информационный разряд при помощи выходного коммута«ора 7. По микрокоманде блока 9 микропрограммного управления в регистр

3 набора заносится информация с выхода выходного коммутатора 7. Затем содержимое счетчика 2 логических номеров увеличивается на единицу, а счетчика длины векторов 6 уменьшается на единицу, что обеспечивает коммутацию информации нового логического номера. Процесс заполнения регистра 3 набора продолжается до тех пор, пока содержимое счетчика 6 длины векторов не станет равным нулю. Информация с выхода регистра 3 набора выдается на индикацию и выходную шину связи ЭВИ, что позволяет локализовать неисправности объекта контроля, Формула и зобретения l. Устройство для тестового контроля цифровых блоков, содержащее буферный регистр, счетчик логических номеров, регистр набора, блок. памяти, счетчик длины векторов, буферный блок памяти, выходной коммутатор, блок обмена с контролируемым блоком и блок микропрограммного управления, причем блок обмена с контролируемым блоком содержит узел памяти, коммутатор входов-выходов, разрядный блок сравнения, элемент задержки, элемент ИЛИ и коммутатор, результата, причем группа разрядных выходов счетчика логических номеров соединена с группой адресных входов блока памяти, информационные входы которого подключены к шине задания начальных условий устройства, первая группа выходов блока памяти соединена с группой адресных входов выходного коммутатора, выход которого соединен с информационным входом регистра набора, выходы которого являются выходами результата контроля устройства, группа информационных входов регистра набора подключена к шине задания начальных условий устройства, первая группа выходов буферного регистра соединена с первой группой информационных входов коммутатора результата блока обмена с контролируемым цифровым блоком, группа входов начальной загрузки блока микропрограммного управления подключена к шине задания начальных условий. устройства, выход переноса счетчика длины вектора и выход элемента ИЛИ блока. обмена с контролируемым блоком соединены с первым и вторым входами управления переходом блока микропро1553978 граммного управления, выходы с первого по четвертый признаков микрокоманд которого соединены с входами синхронизации регистра набора, счетчика логических номеров, счетчика дл ны векторов, буферного блока памяти соответственно, группа информационных входов выходного коммутатора соедине" на с,группой выходов коммутатора результата блока обмена с контролируемым блоком, выход элемента задержки которого соединен с синхровходом разрядного блока сравнения, блока обмена с контролируемым блоком, вход элемен- 15 та задержки и синхровход коммутатора входов-выходов которого соединены с первым синхровыходом блока микропро" граммного управления, группа адресных выходов блока микропрограммного управления подключена к группе адресных входов узла памяти, блока обмена с контролируемым блоком, группа выходов

"Равно" разрядного блока сравнения которого соединена с группой входов 25 элемента ИЛИ блока обмена с контролируемым блоком и с первой группой информационных входов коммутатора результата, блока обмена с контролируемым блоком, вторая группа информационных входов которого соединена с группой выходов коммутатора входоввыходов блока обмена с контролируемым блоком и с первой группой информационных входов соответствующих Разрядов З5 разрядного блока сравнения блока обмена с контролируемым блоком, адресные входы коммутатора результата соединены с второй группой выходов буферного регистра, группа информацион- 40 ных входов-выходов коммутатора входов-выходов является группой входов" . вь,ходов устройства для подключения к входам-выходам контролируемого цифрового блока, о т л и ч à ю щ е е с я 4 тем,что, с целью повышения быстродействия, оно содержит регистр сдвига, а блок обмена с контролируемым блоком содержит .группу элементов ИЛИ, ре-. гистр сдВига кОдОВ маскирОВания ка 50 налов, регистр сдвига тестовых наборов, регистр сдвига кодов управления входов-выходов, причем группа информационных входов регистра сдвига под" ключена к выходам буферного блока памяти, вход сдвига информации регистра сдвига подключен к пятому выходу признаков микрокоманд блока микропрограммного управления, разрядные выхо" ды регистра сдвига подключены к информационным входам узла памяти блока обмена с контролируемым блоком, первая, вторая и третья гру0пы выходов блоков памяти подключены к группам информационных входов регистра сдвига кодов маскирования каналов, регистра сдвига тестовых наборов, регистра сдвига кодов управления входов-выходов соответственно, группа управляющих входов коммутатора входов-выходов блока обмена с контролируемым блоком соединена с группой выходов регистра сдвига кодов управления входов-выходов, группа информационных входов которого соединена с группой выходов регистра сдвига тестовых наборов блока обмена с контролируемым блоком, с группой вторых информационных входов разрядного блока сравнения блока обмена с контролируемым блоком и с входами третьей группы информационных входов коммутатора ° результата блока

Обмена с контролируемым блоком, четвертая группа информационных входов которого соединена с группой входов разрешения сравнения разрядного блока сравнения блока обмена с контролируемым блоком и с группой выходов ре- гистра сдвига кодов маскирования каналов, блока обмена с контролируемым блоком, синхронизирующие входы и выходы разрешения сдвига регистра сдвига кодов маскирования каналов, регистра сдвига тестовых наборов и регистра сдвига кодов управления входоввыходов соединены с вторым синхронизирующим выходом и выходом разрешения сдвига блока микропрограммного управления соответственно, входы разрешения узла памяти подключены к первому выходу группы выходов кода операции блока микропрограммного управления, первые входы элементов ИЛИ группы соединены с шиной задания начальных ус-. ловий устройства, вторые входы элементов ИЛИ группы соединены с вторым выходом разрешения блока микропрограммного управления.

2. Устройство по п.l о т л и ч а ю щ е е с я тем, что блок микро" программного управления содержит блок памяти микрокоманд, программный регистр, модификатор адреса узла памяти, коммутатор, синхронизатор дешифратор, триггер пуска, формирователь сигналов управления, элемент И, элемент

ИЛИ, два триггера, элемент ИЛИ-НЕ, 553978 мультиплексор, шифратор, причем группа информационных входов синхронизатора, первая группа информационных входов программного регистра, первая группа адресных входов блока памяти микрокоманд и группа информационных входов модификатора адреса узла памяти соединены с группой входов начальйой загрузки блока, первый и второй ! в!ходы управления переходом которого соединены с первым и вторым входами !правления мультиплексора, выход которого соединен с входом разрешения коммутатора, группа информационных

Цходов которого соединена с группой выходов блока памяти микрокоманд, С группой информационных входов де )ифратора и с группой информационных

Цходов мультиплексора, третий управЛяющий вход которого соединен с выходом модификатора адреса узла памяти, r ðóïïà выходов которого соединена с группой адресных выходов блока, перВый синхровыход которого соединен 25

С первым выходом синхронизатора, второй выход которого соединен с первым входом элемента И и входом синхронизации Формирователя сигналов управления, первый синхровыход кото- 3р рого соединен с вторым синхровыходом члока, выход разрешения сдвига кото-! ого соединен с выходом элемента И, торой вход которого соединен с пря- мым выходом триггера пуска, инверсный 35 !ыход которого соединен с первым вхо"

0))) и ЮиУ дом элемента ИЛИ, выход которого соединен с вторым выходом разрешения блока, первый выход разрешения кото" рого соединен с первым выходом дешифратора, второй выход которого соединен с входом установки триггера пуска, вход сброса которого соединен с выходом элемента ИЛИ-НЕ и с входом разрешения синхронизатора, первый и второй входы элемента ИЛИ-НЕ соединены с выходами первого и второго триггера, П-входы которых соединены с третьим и четвертым выходами дешифратора, с пятого по девятый выходы ) дешифратора соединены с выходами признака микрокоманд блока соответст" венно, группа выходов дешифратора соединена с адресными входами модификатора адреса узла памяти, вход синхронизации которого соединен с вторым выходом Формирователя сигналов управления, с входом синхронизации про" граммного регистра и с входами перво- го и второго триггеров, .второй вход элемента И соединен с третьим выходом формирователя сигналов управления, группа выходов коммутатора соединена с второй группой информационных входов программного регистра, вторая группа адресных входов блока памяти микрокоманд соединена с группой выхо" дов программного регистра и с группой входов шифратора, группа выходов которого соединена с группой адресных входоs коммутатора.

Ф)Ф

1553978

155397о йя.8

Составитель Г..Сиротская

Редактор Л.Веселовская Техред M.Äèäüè

Корректор Т.Палий

Тираж 564

Заказ 457

Подписное

BEMgIH Государственного комитета по изобретениям и открытиям при rKEET CCCP

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101