Устройство для отладки микроэвм

Устройство для отладки микроэвм

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для настройки, отладки и проверки работы специализированных микроЭВМ. Цель изобретения - расширение функциональных возможностей за счет обеспечения контроля внутренних узлов микропроцессора отлаживаемой микроЭВМ. Это позволяет сократить время отладки программы, а также повысить оперативность настройки микроЭВМ. Устройство содержит коммутатор, блок прямого доступа к памяти, магистральный усилитель, блок индикации, дешифратор, блок режимов останова, блок готовности, элемент И, элемент ИЛИ, схему сравнения, блок формирования адреса, блок постоянной памяти, блок регистров, блок задания адреса. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (gg)g С 06 Г 11/28

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР

}, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМ,К СВИДЕТЕЛЬСТВУ .- - "-" (21) 4323325/24-24 (22) 02.11,87 (46) 30.03.90. Бюл. И 12 (72) А.И,Мамонько, В.В.Кирпиченко, А.Я.Прохоренко, Ю.М.Далецкий и В.И.Ким (53) 681.3 (088.8) (56) Патент CNA М 4308581, кл. G 06 F 11/00, 1981.

Авторское свидетельство СССР

N 1247877, кл. G 06 F 11/00, 1985. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ МИКРОЭВМ (57) Изобретение относится к вычислительной технике и может быть использовано для настройки, отладки и проверки работы специализированных макИзобретение относится к вычислительной технике и может быть использовано для настройки, отладки и про" верки работы специализированных микроЭВМ на основе микропроцессоров

К580ИК80.

Целью изобретения является расширение функциональных возможностей за счет обеспечения контроля внутренних узлов микропроцессора.

На фиг.1 приведена функциональная схема устройства для отладки микроЭВМ; на фиг.2 - функциональная схема блока формирования адреса.

Устройство для отладки микроЭВМ (фиг.1) содержит коммутатор 1, выход

2 разрешения чтения отлаживаемой микроЭВМ, блок 3 прямого доступа к памяти, вход 4 захвата отлаживаемой микроЭВМ, магистральный усилитель магистраль 6 данных отлаживаемой

„„30„„1553981 А 1

2 роЭВМ. Цель изобретения - расширение функциональных возможностей за счет обеспечения контроля внутренних узлов микропроцессора отлаживаемой микроЭВМ. Это позволяе сократить время отладки программы, а также повысить оперативность настройки микроЭВМ.

Устройство содержит коммутатор, блок прямого доступа к памяти, магистральный усилитель, блок индикации, дешиф ратор, блок режимов останова, блок готовности, элемент И, .элемент ИЛИ, схему сравнения, блок формирования адреса, блок постоянной памяти, блок регистров, блок задания адреса. 1 з.п. ф-лы, 2 ил.

С:: микроЭВМ, блок 7 индикации, выход 8 адреса отлаживаемой микроЭВМ, выход

9 управления отлаживаемой микроЭВМ, вход 10 подтверждения захвата отлаживаемой микроЭВМ, выходы 11 и 12 разрешения ввода и вывода соответственно микроЭВМ, дешифратор 13 адреса, блок р

14 режимов останова, блок 15 готовности, вход 16 готовности отлаживаемой микроЭВМ, первый вход 17 задания режима устройства, вход 18 пуска .устройства, элемент И 19, вход 20 управления остановом по адресу устройства, схему 21 сравнения, блок 22 формирования адреса, выход 23 разрешения обращения к памяти отлаживаемой микроЭВМ, блок 24 постоянной памяти, блок 25 задания адреса, элемент ИЛИ

26, выход 27 разреше ия записи отлаживаемой микроЭВМ, б ок 27 регистров, вход 29 синхронизации устройства, 3 15539 второй вход 30 задания режима устройства, тактовый выход 31, вход 32 запуска устройства, вход 33 чтения блока регистров, вход 34 записи блока регистров 34.

Блок 22 формирования адреса (фиг.2) содержит первый элемент И 35, первый . элемент HE 36, второй элемент И 37, первый элемент ИЛИ 38, третий элемент 10

И 39, второй элемент ИЛИ 40, блок ! элементов И-ИЛИ 41, второй элемент ,НЕ 42, четвертый элемент И 43, счет-. . чик 44, дешифратор 45, пятый элемент

И 46, триггер 47, трети" элемент HE 48, переключатель 49 режима, генератор 50 одиночного импульса.

Устройство для отладки микроЭВМ, обеспечивает следующие аппаратные режимы отладки: общий останов по ад- 20

,ресу, останов по адресу при чтении из ОЗУ микроЭВМ, останов по адресу при записи в ОЗУ, останов по адресу при вводе информации из внешнего устройства, останов по адресу при 25 выводе информации во внешнее устройство, шаговый режим поциклового прохождения программы, шаговый режим покомандногo прохождения программы, режим прямого доступа к памяти и пор- 30 . там ввода-вывода отлаживаемой микроЭВМ, индикацию состояния микропроцессорной системы, чтение и индикацию внутренних узлов микропроцессора отлаживаемой микроЭВМ.

Останов по адресу происходит при наличии разрешающего сигнала на входе

20 при совпадении адресов, поступающих на схему 21 сравнения с входа 8 и блока 25.

Работа в шаговом режиме отладки программы становится возможной при высоком потенциале на первом входе

17 задания режима. Причем при высоком потенциале на втором входе 30 задания 45 режима останов производится в начале каждого цикла выполняемой команды по сигналам, поступающим с входа 29, а при низком только в начале команды по сигналам, поступающим с входа 32 °

Переход к выполнению нового цикла или команды обеспечивается подачей потенциала на вход 18 устройства.

В режиме прямого доступа к памлти можно производить запись, чтение ин 5 формации из памлти или портов вводавывода отлаживаемой микроЭВМ без участия микропроцессора. Адрес ячейки, куда записывается или считывается информация, набирается в блоке 25, Ьлок 3 прямого доступа к памяти выдает на выход 4 сигнал высокого уровня Захват", который, поступая также на коммутатор 1, разрешает выдачу информации на выход 6 через магистральный усилитель 5. По сигналу Захват" ми кропроцессор отлажи ваемой микроЭВМ после окончания выполнения очередной команды переводит свои шины в высокоимпедансное состояние и выдает сигнал "Подтверждение захвата".

После получения сигнала с входа 10 блок 3 управляет записью, чтением информации из памяти или портов вводавывода микроЭВМ, выдавая на выход 9 сигналы: "Запись", "Чтение", "Ввод", "Вывод". При выводе информации из па" мяти или портов ввода-вывода микроЭВМ производится только ее индикация с помощью блока 7„ Блок 7 индикации, кроме шины данных, позволяет индицировать сигналы на адресном выходе 8 и выходе 9

Устройство в режиме чтения внутренних узлов микропроцессора отлаживаемой микроЭВМ работает следующим образом.

Работой устройства в этом режиме управляет блок 22 (Фиг,2) . Предварительно устройство осуществляет останов по адресу в начале команды. При этом на выходе блока 15 готовности устанавливается сигнал низкого уровня, поступающий на вход 16 и на первый вход запуска блока 22, а на входе

32 устанавливается сигнал высокого уровня, который поступает на третий вход блока 22. Микропроцессор отлаживаемой микроЭВМ устанавливается в состояние ожидания и находится в этом состоянии до тех пор, пока на выходе

16 готовности не появится сигнал высокого уровня.

Для осуществления режима чтения внутренних узлов микропроцессора отлаживаемой микроЭВМ включается переключатель 49 режима (фиг .2). При этом на выходе генератора 50 одиночного импульса формируется строб,„ который сбрасывает счетчик 44 и через элемент И 46 устанавливает по единичному входу триггер 47. Сигнал высокого уровня с единичного выхода тригге" ра 47 через элемент ИЛИ 40 поступает на вход разрешения доступа блока 24, а сигнал низкого .уровня с нулевого

15 выхода триггера 47 — на вход элемента И 37, блокируя формирование сигна-, ла разрешения обращения к памяти на выходе 23. Таким образом, блокируется чтение команды из 03У микроЭВМ и разрешается обращение к блоку 24.

Сигнал BblcoKol o уровня с единичного выхода триггера 47 поступает также на вход элемента И 43, разрешая прохождение сигналов с входа 29 на счетный вход счетчи ка 44, и на вход блока элементов И-ИЛИ 41, коммутируя на адресный вход блока 24 выходы счетчика 44. Так как счетчик 44 сброшен, то на адресный вход блока 24 поступает нулевой код. В трех начальных адресах блока 24 хранится код команды вызова подпрограммы чтения внутренних узлов микропроцессора отлаживаемой микроЭВМ (CALL а,, а, где а,, a z - адрес входа в подпрограмму). Таким образом, при подаче сигнала пуска на вход 18 на выходе

16 готовности формируется сигнал высокого уровня и вместо чтения очередной команды из ОЗУ микроЭВМ происходит чтение команды CALL из блока 24.

Команда вызова подпрограммы (CALL а,, а ) имеет длину три байта и выполняется за 5 циклов. Первые три цикла используются для чтения команды из памяти, а четвертый и пятый - для загрузки в стек содержимого счетчика команд. Счетчик 44 ведет подсчет сигналов начала машинного цикла, которые поступают с входа 29. По каж- дому импульсу, поступающему с входа

29 синхронизации, содержимое счетчика 44 увеличивается на единицу, таким образом формируется код следующего адреса блока 24. При поступлении третьего сигнала начала машинного цикла с входа 29 синхронизации на выходе счетчика устанавливается код

011. Дешифратор 45 по этому коду формирует сигнал высокого уровня, который сбрасывает триггер 47. На единичном выходе триггера 47 Формируется сигнал низкого уровня, который поступает на вход элемента ИЛИ 40 и снимает сигнал разрешения доступа к блоку

24. Сигнал низкого уровня с единичного выхода триггера 47 блокирует прохождение последующих импульсов с входа на счетный вход счетчика 44, а также запрещает прохождение сигналов с выхода счетчика 44 на адресный вход блока 24. Сигнал высокого уровня

53981

6 с нулевого выхода триггера 47 поступает на вход элемента И 37, разрешая

Формирование сигнала на выходе 23 разрешения обращения к памяти микроЭВМ, а также на вход блока элементов

И-ИЛИ 41, коммутируя на адресный вход блока 24 сигналы с входа 8 адреса.

После выполнения команды CALL происходит переход на программу чтения внутренних узлов микропроцессора отлаживаемой микроЭВМ, которая хранится в блоке 24. Блок 24 занимает конечную зону в адресуемом микроЭВМ поле памяти. Начальный адрес и вели" чина зоны памяти, отводимой под блок

24, определяются из выражения А =

= Х А, где Я вЂ” сигнал, формируемый

i=k на выходе элемента И 35, А, - сигнал на i-й шине 8 адреса. Например, при

k=11, n=15 блок 24 размещается в об25 ласти адресов F800FFFFi<.

В результате выполнения подпрограммы содержимое внутренних узлов микропроцессора переписывается в блок 28 регистров. Обращение к блоку

28 регистров происходит как к портам ввода-вывода отлаживаемой, микроЭВМ (т.е. используются .команды OUT, tN).

Блок 13 формирует сигналы записи в блок 28 регистров.

В процессе выполнения подпрограммы

35 чтения внутренних узлов микропроцессора происходит модификация содержимого счетчика команд, хранящегося в области стека. Это необходимо для

4< организации возврата в ту точку программы, где был произведен останбв.

Выход из подпрограммы происходит по команде РЕТ после того, как будет восстановлено содержимое внутренних

45 узлов микропроцессора, "затертое" в процессе выполнения подпрограммы.

После выполнения команды РЕТ в первом цикле следующей команды на входе 8 адреса выставляется адрес, по кото50 рому был произведен останов, и на выходе схемы 21 сравнения формируется сигнал высокого уровня (так как в блоке 25 набран тот lKe код адреса).

На входе 20 устройства присутствует сигнал высокого уровня, который с выхода элемента И 19 поступает на вход блока 15 готовности,-после чего на выходе 16 готовности появляется сигнал низкого уровня. Микропроцессор

1553981

25 изобретения

1. Устройство для отладки микроЭВМ, содержащее коммутатор, магистральный усилитель, блок индикации, блок прямого доступа к памяти, схему равнения, блок режимов останова, лок постоянной памяти, блок готовнос ти, элемент ИЛИ и элемент И, причем

1 ход разрешения чтения устройства оединен с первым информационным вхоом коммутатора и входом чтения блока остоянной памяти, выход которого со-динен с информационным входом магиСтрального усилителя, выход захвата 40 блока прямого доступа к памяти являЕтся выходом захвата магистрали уст 1ойства и соединен с вторым информационным входом коммутатора, выход

Элемента ИЛИ соединен с управляющим 45 входом коммутатора, выход которого

Соединен с управляющим входом магист >ального усилителя, выход которого через двунаправленную магистраль соединен с первым входом блока индикации, информационным выходом блока прямого доступа к памяти и является

Выходом данных устройства, выход режима блока прямого доступа к памяти

Соединен с вторым входом блока индикации и с выходом управления устройСтва, адресный выход блока прямого доступа к памяти соединен с первым

Входом схемы сравнения, с третьим отлаживаемой микро3ВМ переходит в состояние ожидания.

После этого устройство переводится в режим прямого дОступа к памяти и производится вывод и индикация информации из блока 28 регистров, в котором хранится содержимое внутренних уз ов микропроцессора. Каждый регистр из блока 28 имеет свой фиксированный

aplpec в области адресов внешних устрдйств (от 1 до 256) и каждому регист ру cooTветствует определенный внутренний регистр микропроцессора.

После чтения и индикации содержимого внутренних узлов микропроцессо" р, хранящегося в блоке 28 регистров, с имается сигнал с входа 20, выключается тумблер задания режима в блоке

2 и снимается сигнал "Захват в 20 блоке 3 прямого доступа к памяти.

Пфсле этого микропроцессор продолжает выполнение приостановленной прог(аммы. !

Формула входом блока индикации и является адресным выходом устройства, вход подтверждения захвата устройства соединен с разрешающим входом блока прямого доступа к памяти, выход схемы сравнения соединен с первым входом элемента И, вход управления остановом по адресу устройства соединен с вторым входом элемента И, выход блока режима останова соединен с третьим входом элемента И, выход которого соединен с первым, входом блока готовности, входы разрешения ввода, разрешения вывода, разрешения чтения, разрешения записи устройства соединены соответственно с первым, вторым, третьим и четвертым входами блока режимов останова, первый вход задания режима, вход пуска, вход синхронизации, второй вход задания режима, тактовый вход и вход признака начала команды устройства соединены соответственно с вторым, третьим, четвертым, пятым, шестым и седьмым входами блока готовности, выход которого является выходом готовности устройства, о тл и ч а ю щ е е с я тем, что, с целью расширения функциональных воз" можностей устройства за счет обеспечения контроля внутренних узлов микропроцессора, введены блок регистров, блок формирования адреса, дешифратор адреса и блок задания адреса, причем входы разрешения ввода и вывода устройства соединены соответственно с первым и вторым адресными входами дешифратора адреса, первый и второй выходы которого соединены соответственно с входами чтейия и записи блока регистров, выход которого соединен с информационным входом магистрально- . го усилителя, информационный выход блока прямого доступа к памяти соединен с информационным входом блока регистров, адресный выход блока прямого доступа к памяти соединен с информационным входом дешифратора адреса и адресным входом блока формирования адреса, выход разрешения доступа которого соединен с входом обращения блока постоянной памяти и первым вхо" дом элемента ИЛИ, первый выход дешифратора адреса соединен с вторым вхо" дом элемента ИЛИ, выход блока готов" ности, входы признака на ала команды и синхронизации устройства соединены соответственно с первым входом запуска, вторым входом запуска и тактовым

9 15539Р1 l0 входом блока формирования адреса, вход разрешения чтения устройства соединен с входом обращения блока формирования адреса, выходы разрешения обращения и адресный выход которого соединены соответственно с выходом обращения устройства и адресным входом блока постоянной памяти, первый и второй информационные выходы блока задания адреса соединены соответственно с информационным и адресным входами блока прямого доступа к памяти, второй информационный выход блока задания адреса соединен с вторым вхо- 15 дом схемы сравнения.

2. Устройство по и.1, о т л и ч а ю щ е е с я тем, что блок формирования адреса содержит пять элементов И, два элемента ИЛИ, три элемента

НЕ, элемент 2И-ИЛИ, счетчик, триггер, дешифратор, генератор одиночного импульса и переключатель режима, причем адресный вход блока соединен с первым входом элемента 2И-ИЛИ и с входами 25 первого элемента И, выход которого через первый элемент НЕ соединен с первым входом второго элемента И, вход обращения блока соединен непосредственно с первым входом третьего элемента И и через второй элемент

НЕ - с первым входом первого элемента

ИЛИ, выход первого элемента К соединен с вторым входом третьего элемента

И, выход которого соединен с первым входам второго элемента ИЛИ, прямой выход триггера соединен с вторым входом элемента 2И-ИЛИ, первым входом четвертого элемента К и вторым входом второго элемента ИЛИ, выход которого является выходом разрешения обращения блока, инверсный выход триггера соединен с третьим входом элемента 2И-ИЛИ, с вторым входом вто" рого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, выход которого является выходом разрешения обращения к памяти отлаживаемой ЭВМ блока, синхровход блока соединен с вторым входом четвертого элемента И, выход которого соединен с тактовым входом счетчика, информационный выход которого соединен с входом дешифратора и четвертым входом элемейта 2И-ИЛИ, выход которого.является адресным выходом блока, выход переключателя режимов соединен с входом запуска генератора одиночных импульсов, выход которого соединен

С первым входом пятого элемента И и входом сброса счетчика, выход дешифратора соединен с тактовым входом триггера, первый тактовый вход блока через третий элемент НЕ соединен с вторым входом пятого элемента И, выход которого соединен с единичным входом триггера, второй вход запуска блока соединен с третьим входом пятого элемента И, шина нулевого потенциала блока соединена с информационным входом триггера.

1553981 иг.

Составитель С.Сигалов

Редактор Л.Веселовская Техред M.Äèäûê Корректор В.Кабаций

Заказ 457 Тираж 5бб Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101