Адаптивное устройство для дуплексной передачи цифровой информации

Адаптивное устройство для дуплексной передачи цифровой информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи. Цель изобретения - повышение помехоустойчивости. Устройство содержит станции 1 и 2, каждая из которых состоит из передатчика 3, приемника 4, компенсатора 5, г-ра 6, блока фазовой автоподстройки частоты (ФАПЧ) 7, формирователей 8 и 9 импульсов, эл-та 10 запрета, сумматора 11 по модулю два, триггера 12, кодера 13 и декодера 14. В принимаемом сигнале на выходе приемника 4 заложена информация о смене полярностей посылок как передаваемых символов собственного передатчика 3, так и принимаемых символов противоположной станции 2. Для восстановления принимаемого сигнала сигнал с выхода приемника 4 складывают в сумматоре 11 по модулю два с передаваемой последовательностью с выхода кодера 13. Для повышения помехоустойчивости результат суммирования переписывается в триггер 12 тактовой синхрочастотой с выхода блока ФАПЧ 7. При сравнении сигнала на выходе триггера 12 и модулирующего сигнала на входе передатчика 3 противоположной станции 2 они оказываются идентичными. Далее в декодере 14 восстанавливается двоичных символов, поступающих на вход кодера 13 противоположной станции 2. Устройство по п. 2 ф-лы отличается выполнением передатчика 3. 1 з.п. ф-лы, 4 ил., 3 табл.

СОЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК аа а» (51)5 H 04 L 5 14

ЮЖИНОМ

II frh73 -П1 -: ЧсГ И,", i

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМ

ПРИ ГКНТ СССР

1 (61) 1195463 (21) 4428797/24-09 (22) 05.04.88 (46) 07,04.90. Бюл. Р 13 (71) Новосибирский электротехнический институт связи им. Н.Д.Псурцева (72) В.Б.Калинкин (53) 621.394.61(088.8) (56) Авторское свидетельство СССР

У 1195463, кл. Н 04 L 5/14, 1984.

2 (54) АДАПТИВНОЕ УСТРОЙСТВО ДЛЯ ДУПЛЕКСНОЙ ПЕРЕДАЧИ ЦИФРОВОЙ ИНФОРМАЦИИ (5?) Изобретение относится к электро-. связи. Цель изобретения — повышение помехоустойчивости. Устр-во содержит станции 1 и 2, каждая из которых состоит из передатчика 3, приемника 4, компенсатора 5, г-ра 6, блока. фаэовой автоподстройки частоты (ФАПЧ) 7, 3 1555889 Ь

35

45 формирователей 8 и 9 импульсов, элта 10 запрета, сумматора 11 по модулю два, триггера 12, кодера 13 и декодера 14. В принимаемом сигнале на выходе. приемника 4 заложена информация о смене полярностей посылок как передаваемых символов собственного передатчика 3, так и принимаемых символов противоположной станции 2. Для 10 восстановления принимаемого сигнала сигнал с выхода приемника 4 складывают в сумматоре 11 по модулю два с передаваемой последовательностью с выхода кодера 13. Для повышения помехо- 15

Изобретение относится к электросвязи, может быть использовано в уст- ройствах передачи информации и является усовершенствованием изобретения по авт.св. У 1195463.

Цель изобретения - rtoamremte помехоустойчивоети.

На фиг.1 представлена структурная электрическая схема адаптивного устройства для дуплексной передачи цифровой информации; на фиг.2 — временные диаграммы, поясняющие его работу; на фиг.3 — структурная элек1 трическая схема кодера;на фиг.4 структурная электрическая схема декодера.

Адаптивное устройство для дуплексной передачи цифровой информации содержит станции 1 и 2, передатчик 3, приемник 4 компенсатор 5, генератор 6, блок 7 фазовой автоподстройки частоты, первый 8 и второй 9 формирователи импульсов, элемент 10 запрета, сумматор 11 по модулю два, триггер 12, кодер 13 и декодер 14.

Компенсатор 5 содержит вычитатель

15, управляемый инвертор 16, линию

17 задержки. Приемник 4 содержит усилитель 18, детектор 19, компаратор

20, интегратор 21. Передатчик 3 содержит сумматор 22 по модулю два, триггер 23, преобразователь 24 вида сигнала

Кодер 13 (фиг.3) содержит первый регистр 25 сдвига, первый блок 26 па55 мяти, шифратор 27, второй регистр

28 сдвига, второй блок 29 памяти, элемент И 30 и элемент ИЛИ 31. устойчивости результат суммирования переписывается в триггер 12 тактовой синхрочастотой с выхода блока

ФАПЧ 7. При сравнении сигнала на выходе триггера 12 и модулирующего сигнала на входе передатчика 3 противоположной станции 2 они оказываются идентичными. Далее в декодере 14 восстанавливается форма двоичных символов, поступающих на вход кодера 13 противоположной станции 2. Устр-во по п.2 ф-лы отличается выполнением передатчика 3. 1 з.п. ф-ль, 4 ил., 3 табл.

Декодер 14 (фиг.4) содержит первый регистр 32 сдвига, элемент И 33, формирователь 34 цикловой синхрочастоты, блок 35 памяти, дешифратор 36 и второй регистр 37 сдвига.

Устройство работает следующим образом.

Сразу же.после включения устройства на вход кодера 13 поступает случайный телеграфный сигнал (последовательность нулей и единиц), который необходимо передать на станцию

2. В то же самое время из линии связи приходит также относительный биимпульсный сигнал, закодированный. в соответствии с кодом ЗВ2Т, который необходимо отделить от передаваемого сигнала станции 1, демодулировать и выдать потребителю.

Преобразование потока нулей и единиц, поступающих на вход кодера 13 станции 1, в относительный биимпульсный сигнал (ОБС) кода ЗВ2Т вЂ” ЗВ2Т—

ОБС происходит следующим образом.

В кодере 13 (фиг.3) производится деление потока по три элемента. Данная операция производится в первом регистре 25 сдвига, имеющем последо.вательно включенными три триггера.

При этом три элемента двоичной последовательности заполняют регистр

25. После заполнения регистра 25 его содержимое переписывается в первый блок.26 памяти по сигналу, подаваемому с выхода генератора 6. Таким образом три двоичных символа, поступающих последовательно на вход ко— дера 13, хранятся параллельно в первом блоке 26 до тех пор, пока очередные три двоичные символа не за5 1555889 полнят вновь первый регистр 25 сдви- га. После такого преобразования в шифраторе 27 производится шифрование трех двоичных символов в четыре дво5 ичных символа в соответствии с табл.1.

Кодирование двоичных символов шифра- тора 27.

1!

a = a;, 1 а где а .

Прохождение сигналов через кодер

13. Отсчеты сигналоз в различных точках кодера 13 приведены в табл.2.

Пусть в момент t< в блоке 26 памяти хранится двоичная комбинация 100.

Данной комбинации соответствует двоичный сигнал на выходе шифратора 27, равный 1111 (табл.1) . В блоке 29 памяти хранится произвольное двоичное число. Элемент И 30 выделяет четыре следующих друг эа другом нуля. Так как на входе шифратора 27 в момент t сигнал составлен из логических единиц, та на выходе элемента И 29 — логический нуль, в элементе ИЛИ 31 производится логическое сложение старшего разряда сигнала с выхода шифратора 27 с сигналом, поступающим с выхода элемента И 30, В момент t„ на выходе элемента ИЛИ 30 будет сигнал, равный О+1 = 1. Три младших разряда, поступающие с выхода шифратора 27, подаются на вход регистра 28 сдвига, а старший разряд поступает с выхода элемента ИЛИ 30. В данном случае сигнал 1111 не предусматривает никаких изменений.

В момент t в блоке 26 появляется новая комбинация, например, 101. Сигнал с выхода шифратора 27 переписывается в блок 29, а в регистр 28 сдвига записывается то значение, которое было установлено на его входах, и т.д. (табл.2). В момент t> двоичная комбинация на выходе шифратора

27 и на входе регистра 28 сдвига отличается в старшем разряде, а в остальные моменты времени сигналы на выходе шифратора 27 и на входе регистра 28 сдвига совпадают.

После записи соответствующей двоичной цифровой комбинации в регистр

28 сдвига, его содержимое последовательно выводится на вход передатчика 3, который является формирователем ОБС. При этом в. начале выводится старший разряд, затем следуют младшие разряды.. Таким образом с момента t до t последовательно появ.ляются двоичные символы 1111 и т.д.

Для того, чтобы не было потери информации (пропадание отдельных сиМ волов), должно выдерживаться строгое соотношение между периоцами тактовых последовательностей, передаваемых на вход регистра 25 сдвига, блока 26 и регистра 28 сдвига. Это соотношение равно Т :Т 6.Т 8 = 3:1:4. Данное соотношение обеспечивает генератор 6.

В передатчике 3, в сумматоре 22 и триггере 23 производится преобразование последовательности нулей и единиц с выхода кодера 13 в относительный сигнал. При этом тактовая частота считывания" двоичных чисел иэ регистра 28 сдвига и тактовая частота записи в триггер 23 одинаковы.

Сигнал на выходе сумматора 22 по мо20 дулю два описывается выражением — перекодированные по закону относительности передаваемый сигнал на (i-1)м тактовом интервале; а, — сигнал на выходе кодера

30 13.

Характер изменения сигнала на входе кодера 13 приведен на фиг.2а, характер изменения сигнала на выходе кодера 13 приведен на фиг.2б, а характер изменения сигнала на выходе сумматора 22 по модулю два на фиг.2в °

Далее преобразованный по закону относительности поток логических нулей и единиц на выходе сумматора 22 по модулю два подается з преобразователь 24, который преобразует сигнал логической единицы в напряжение, а логический нуль — в сигнал -U.

45 Таким образом, на выходе передатчика 3 получают относительный биимпульсный сигнал, преобразованный по закону 3В2Т (ЗВ2Т вЂ” ОБС) . Данный сигнал далее поступает в канал связи и

50 сторону противоположной станции.

Характер изменения сигнала на выходе передатчика 3 изображен на фиг.2г.

Одновременно из канала связи приходит аналогичный сигнал от противоположной станции 2. Па входе компенсатора 5 наблюдают сумму двух сигналов: передаваемого и принимаемого.

Размах передаваемого и принимаемого сигналов зависит от параметров кана1555889 ла связи и может изменяться в широких пределах. На фиг.2г для заданных характеристик канала связи размах передаваемого сигнала обозначен че5 реэ и °

Для пояснения принципа работы устройства рассматривают прохождение передаваемого и принимаемого сигналов через компенсатор 5 методом суперпоэиции, т.е. поочередно, что возможно, так как компенсатор 5 выполняет линейные операции: задерживание и вычитание .

Передаваемый сигнал собственного передатчика 3 поступает на вход компенсатора 5, включенный перед входом приемника 4.. В компенсаторе 5 производится компенсация сигналов передат.— чика 3. Процесс компенсации заключается в следующем. Пусть в первый момент времени передатчик 3 формирует сигнал S,, который поступает в сторону станции 2 и одновременно задерживается на время действия сигна- 25 ла S в линии 17 задержки. Если передаваемый сигнал на втором тактовом интервале с выхода кодера 13 будет единичным (т.е, а = 1), передатчик 3 формирует сигнал S< = -Ы согласно выражению (1). Если передаваемый сигнал нулевой, т.е. а = О, передатчик 3 формирует сигнал S< =

S . Считая параметры канала связи неизменными на длительности двух соседних тактовых интервалах, логично записать, что (S (= jS j . Принудительно инвертируя приходящую информацию в управляемом инверторе 16 при передаче очередного а, = 1 и не- 4О инвертируя приходящую информацию при передаче очередного нулевого (a;=0), символов, добиваются того, что S

1 — S, +, во всем временном интервале.

Таким образом передаваемый сигнал 45 собственного передатчика 3 компенсируется в компенсаторе 5.

Характер изменения передаваемого сигнала передатчика 3 на выходе линии 17 задержки изображен на фиг.2д, 0 а на выходе управляемого инвертора

16 — на фиг.2е.

Характер изменения сигнала на первом выходе генератора 6 показан на фиг.2ж.

Принимаемый сигнал обрабатывается следующим образом. На фиг.2з показан моделирующий сигнал противоположной станции 2, поступающий на вход кодера 13, на фиг.2и показан сигнал на выходе кодера 13, а на фиг.2к — соответствующий данной последовательности сигнал ЗВ2Т-ОБУС в точке приема станции 1. Принимаемый сигнал отличается по величине от передаваемого сигнала. Скорости передачи в обоих направлениях должны быть одинаковыми либо кратными, а между модулирующими последовательностями на входе передатчика 3 ОБС может быть любой фазовый сдвиг (фиг.2б,и), от этого работоспособность предлагаемого устройства не зависит. К примеру между двумя модулирующими последовательностями показан фазовый сдвиг, равный

Ьс = Т/4 (фиг.2б,и).

Аналогично передаваемому сигналу принимаемый сигнал задерживается в линии 17 задержки и подается на вход вычитателя 15. На другой вход вычитателя 15 подается принимаемый сигнал, прошедший управляемый инвертор 16> в котором принимаемый сигнал модулируется по закону передаваемых данных.с выхода кодера 13. Характер изменения принимаемого сигнала на выходе управляемого инвертора 16 показан на фиг.2м, а на фиг.2н показан сигнал на выходе вычитателя. Принимаемый сигнал на выходе линии 17 задержки показан на фиг.2л.

Далее принимаемый сигнал поступает на вход приемника 4, в котором сигнал предварительно усиливается в усилителе 18, детектируется в детекторе 19. Детектирование сигнала представляет собой двухполупериодное выпрямление. В интеграторе 21 формируется пороговое эначение,а в компараторе 20 сравниваются два сигнала, пороговое значение U „, с выхода интегратора 21 и сигнал с выхода детектора 19. Выделение порогового значения в интеграторе 21 необходимо для принятия решения в приемнике 4. Характер изменения сигнала на выходе приемника 4 изображен на фиг.2о.

В принимаемом сигнале на выходе приемника 4 заложена информация о смене полярностей посылок как передаваемых символов собственного передатчика 3, так и принимаемых символов противоположной станции 2. Для компенсации признаков границ собст55889 !О!

35 ) 9 15 .венного передатчика 3 иэ сигнала на выходе приемника 4 вьделяют нуль-переходы (фиг.2п) в формирователе 9.

Формирователь 8 формирует признаки границ посылок собственного передатчика 3 (фиг.2р).

В элементе 10 запрета производится запрет прохождения импульсов,характеризующих границы посылок со6ственного передатчика 3 (фиг ° 2р).

Импульсы, характеризующие границы принимаемых символов (фиг.2с), подаются в блок 7, который производит их временное усреднение и вьдает на свой выход тактовую синхрочастоту, фаза которой соответствует фаэовому положению границ посылок принимаемых сообщений (фиг.2т). Для восстановления принимаемого сигнала сигнал с выхода приемника 4 складывают по модулю два с передаваемой последова- . тельностью с выхода кодера 13 в сум1 маторе 11 по модулю два. Характер изменения принимаемого сигнала на выходе сумматора 11 по модулю два показан на фиг.2у.

Для повышения помехоустойчивости результат суммирования в сумматоре

11 по модулю два переписывается в выходной триггер 12 тактовой синхрочастотой с выхода блока 7. Характер изменения сигнала на выходе выходного триггера 12 показан на фиг.2ф.

Сравнивая сигнал на выходе входного триггера 12 (фиг.2ф) и модулирующий сигнал на входе передатчика

3 противоположной станции 2 (фиг.2и), можно убедиться, что они идентичны.

Задача теперь восстановить форму двоичных символов, поступающих на вход кодера 13 противоположной станции 2 (фиг.2э) . Восстановление формы двоичных символов производится в декодере 14 (фиг.4). С этой целью в начале выделяется цикловая синхрочастота, соответствующая границам преобразуемых сигналов в соответствии с кодом ЗВ2Т. Вьделение синхрочастоты производится с помощью регистра

32 сдвига, элемента И 33 и формирователя 34 цикловой синхрочастоты. С этой целью в регистре 32 производится задерживание сигнала с выхода выходного триггера 12.

Таким образом, на первом выходе регистра 32 сигнал задерживается ровно на один тактовый интервал, на!

55 втором выходе — на 2Т,..., на четвертом — на 4Т.

Признаком цикловой синхрочастоты является появление последовательно четырех (или пяти) демодулированных нулевых символов на выходе выходного триггера 12. Элемент И 33 вьделяет появление четырех (или пяти) подряд следующих друг эа другом нулей (фиг.2х) и подает данный сигнал на вход формирователя 34 цикловой син-. хрочастоты. Последний производит подстройку своей синхрочастоты под передний фронт импульсов, поступающих с выхода элемента И 30. Таким образом, фаэовое положение границ. цикловой синхрочастоты на входе формирователя 34 цикловой синхрочастоты (фиг.2ш) соответствует границам преобразованного в соответствии с кодом ЗВ2Т принимаемого сигнала противоположной станции 2 (фиг.2э).

В соответствии с выдаваемой цикловой синхрочастотой (фиг.2ш) производится запись сигнала с выхода регистра 32 сдвига в блок 35 памяти, при этом последовательно появляющиеся символы с выходов регистра 32 сдвига оказываются записанными в параллельном виде в блок 35 памяти.

Символы с выхода блока 35 памяти преобразуются в дешифраторе 36 в соответствии с табл.3.

Как видно иэ табл.3, действие дешифратора 36 обратно действию шифратора 27. Дешифратор 36 производит преобразование четырек последовательно следующих друг эа другом символов в три двоичных символа. Как видно иэ фиг.2щ, пользуясь табл.3, полностью восстановлены двоичные символы противоположной станции 2. Восстановленные двоичные символы далее записываются параллельно в регистр 37 сдвига по сигналу с выхода формирователя

34 цикловой синхронизации. После окончания записи Восстановленные символы противоположной станции 2 (фиг.2щ) последовательно выводятся из регистра 37 сдвига и вьдаются потребителю сообщений. При этом, как и в кодере 13, в декодере 14 должно быть вьдержано строгое соотношение синхрочастот, получаемых в различных точках приема. Так, периоды синхрочастоты, подаваемые в регистр 32

1555889

l2

Т 7 4:1:3 т . т

Т а б л и ц а

Сигнал на выходе блока 26

Сигнал на выходе шифратора 27

100 101 111 110 010 011

001 000

1111 1100 0100 0111 0011 0101 1101 0001

Таблица 2

Выход Выход Выход блока элемен- элемен29 та И 30 та ИЛИ 31

Выход шифратора

Выход регистра 28

Сигналы Выход в разных блока точках/ 2б время

Вход регистра 28 хххх 0

1111 0

1100 1

0011 0

0101 0

1111

1011

0101

0001

1

0

100 1111

101 1100

010 0011

011 0101

000 0001 хххх

1111

1 100

1011

0101

tg

t1 с

ty

tg сдвига, в блок 35 памяти и в регистр

37 сдвига, должны относиться как

Данное соотношение автоматически выдерживается и, если нужно, корректируется блоком 7 и формирователем 34.

Предлагаемое устройство является адаптивным. При изменении параметров канала связи изменяется и передаваемый сигнал на его входе. Однако компенсация будет той же, так как образец передаваемого сигнала изменя- 15 .ется в линии 17 задержки н ровно через один тактовый интервал устройство автоматически подстроится под новые условия передачи. При изменении уровня принимаемого сигнала в интеграторе 2 1 изменяется пороговое значение U, с помощью которого устройство также автоматически подстраивается под новые условия приема информации. 25

Таким образом, в одной полосе частот разделено два направления передачи с полностью совпадающими спектрами и демодулированы принимаемые данные. 30

Формула изобретения

1. Адаптивное устройство для

I дуплексной передачи цифровой информации по авт.св. & 11954бЗ, о т л ич а юще е с я тем, что, с целью

1 повышения помехоустойчивости, на каждой станции введены кодер и декодер, при этом выход кодера подключен к первому входу сумматора по модулю два и к второму входу передатчика, первый вход кодера соединен с входом первого формирователя импульсов, второй вход кодера соединен с первым дополнительным выходом генератора и первым входом декодера, второй вход которого соединен с вторым дополнительным выходом генератора и третьим входом кодера, третий вход декодера соединен с первым входом триггера, выход которого соединен с четвертым входом декодера.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что передатчик. выполнен в виде последовательно соединенных сумматора по модулю два и преобразователя вида сигнала, вход кокоторого через триггер соединен также с первым входом сумматора по модулю два, при этом второй вход триггера является первым входом передатчика, вторым входом которого является второй вход сумматора по модулю два, а выходом передатчика является выход преобразователя вида сигнала.!

555889

14

Таблица 3

Сигнал на выходе регистра 32 1111

Сигнал на выходе дешифратора 36 100

1100 0100 0111 0011 0101 1101 0001

101 111 110

011 001

1555889

Составитель Перерушева

Техред А.Кравчук

Корректор В.Кабаций

Редактор А.Шандор

Заказ 564 Тираж 523 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКИТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул, Гагарина, 101