Устройство для преобразования двоичного равновесного кода в двоичный позиционный код

Устройство для преобразования двоичного равновесного кода в двоичный позиционный код

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может использоваться в системах обработки цифровой информации. Целью изобретения является расширение области применения за счет увеличения разрядности устройства. Устройство осуществляет преобразование двоичного равновесного кода большой разрядности в двоичный позиционный код с высокой скоростью за счет распараллеливания процесса преобразования, что расширяет область применения устройства. 4 з.п. ф-лы, 5 ил.

СВОЗ СОНЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (j ЛЫ.ИУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО Иасап КТБНИЯМ И ОТНИЫТИЯМ

П1 И ГННТ АЗССР (21). 4422567/24-24 (22) 06,05,88 (46) 15,04.90. Бюл. Ф 14 (71) Таганрогский радиотехнический институт им. В,Д,Калмыкова (72) В.М.Тарануха (53) 621.334.67(088.8) (56) Батушев В.А. и др, Микросхемы и их применение. Справ. пособие, N,:

Радио и связь, 1983, с,128-129, рис.4.25-4.27.

Корнейчук В.И, и др. Вычислительные-устройства на микросхемах. Справочник. Киев: Техника, 1986, с,233, рис.2.15а.

Изобретение относится к вычислительной технике и может использоваться в системах обработки цифровой информации, Целью изобретения является расширение области применения за счет увеличения разрядности устройства, На фиг,1 представлена структурная схема устройства; на фиг,2 - функциональная схема преобразователя 2 кода первой ступени; на фиг.3 — функциональная схема узла 10 (11) преобразования кода; на фиг.4 — функциональная схема шифратора 12 на фиг.5— функциональная схема 3 (13, 14, 20, 21, 22) преобразователя кода второй ступени.

Устройство содержит (фиг,1) входы

11 17ТЬ преобразовате 2, — 24 ко да первой ступени, преобразователи

„,SU„„I 557ЯЦ.

2 (54) УСТРОЙСТВО ЛЛЯ ПРЕОБРАЗОВАНИЯ

ДВОИЧНОГО РАВНОВЕСНОГО КОДА В ДВОИЧНЬЯ ПОЗИЦИОННЫЙ КОД (57) Изобретение относится к вычислительной — åõíèêå и может использоваться в системах обработки цифровой информации, Целью изобретения является расширение области применения за счет увеличения разрядности устройства. Устройство осуществляет преобразование двоичного равновесного кода большой разрядности в двоичный позиционный код с высокой скоростью sa счет распараллеливания процесса преобразования, что расширяет область применения устройства, 4 3.п, ф-лы, S ил.

3 в 3 кода второй ступени,. первый полусумматср 4, первую группу одноразрядных сумматоров 5 — 5, второи Ql полусумматор 6, вторую группу одно- Ql разрядных сумматоров 7, — ? сумматор ®

8 по модулю два и выходы 9, — 9 Cb

Преобразователь 2 кода первой сту- QQ пени содержит (фиг.2) первую, вторую ф, группы узлов 10,— 10, 11 — 11 пре-, образования кода и шифратор 12.

Узел 10 (11) преобразования кода содержит (фиг. 3) первую, вторую группы блоков 13, — 13, 14, — 14 > преобразования кода, полусумматор 15, блок

16 преобразования кода и сумматор 17 по модулю два.

Шифратор 12 содержит (фиг.4) первый полусумматор 18, первый одноразрядный сумматор 19 первый — третий блоки 20-22 преобразования кода, тре1557684 тии» второи Йолус Ф&гаторы 239 249 дов с произвольным числом разрядов

BTopoH - пятый одноразрядные суммато- одинакового веса в позиционный код, ры 25-28, четвертый полусумматор 29, С увеличением разрядности кода число шестой, седьмой одноразрядные сумма- 5 ступеней преобразования кода растет торы 30, 31 и сумматор 32 по модулю по логарифмическому закону. Преобрадва. зование позволяет сжать параллельно

Преобразователь 3 (13, 14, 20,. 21, поступающую информацию в m=N/log

22) кода второй ступени содержит раз, где N — число разрядов одинако(фиг.5) парвый» третий элементы И 33 10 вого веса, Например, при 11=1024 и 34, второй, четвертый сумматоры 35, информация считается в m =100 раз.

36 по модулю два, второй элемент И 37, первый сумматор 38 по модулю два, Пример, Пусть на входы 1 -1 г fs» четвертый элемент И 39, третий и 19 — lз преобразователей 2,. 2 по19 4 пятый сумматоры 40 и 41 по модулю 15 ступают единичные разряды одного ведва. са, а на остальные входы преобразоУстройство работает следующим вателей 29- 24 — нулевые разряды. образогг, Тогда на выходах узлов 1099 10

В основу устройства положен ал- преобразователей 2,. 2 4 формируется горитм быстрого преобразования ко-. 20 код:

С,„ l С412 =1, С„. =1, С114 1, С г =О»

C 0 C О C О C г24 1 C I2 g= l

С4 =1, С4 =1 С4I»,=19 С4»4 — 1, C 42»=09 С 422=0» С 42з 0» С424 09 С 4gg 1

Па выходах узлов 11 9 — 11 - ape.образов ателей 2,9 2 форггируется !

С вЂ” 1,,<2 ????” ??, ?? ??> — О, Сгг4-0, С „ -0, Сг2г =1, С (Z< — О, С 42З =09 ь124=09: Сг2 -0, С1, — 1, С 1з2-0, С г з О, Сг34 — О, Сгз -О, С,+„=1, C „,=О, C „З-О, С„,=О, CI,4 09

С1„, — 1, С 19.2=0» С 4 =О, С»9 -0, С 4 -0, с«, 1, с„, =O,с

Cq 2< =1, С 422=0, С

4зг 19 с„,=1, с„„=О, с

C4S9 — 1, С 4 2=09 С

На выходах преобразователег"..

Я 9

24 формируется код.

С 1 — 1, С12 — 1, С 4 =1» С «4=1, С4 =19 с, =о, с,,=o, с„=o, c„=o, с41 — 19 с42 l э с 4 -19 C44=1 с45

С ° =О

4г» 0 С,„-О, С4,=0, С „=О.

Преобразователи 3 (13, )4, 20, 21, 22) кода второй ступени (фиг. 5) реализуют функцию вица;

71= Х1а Х2ехзо+Х4

72= (Х,Э Х ) (ХЗ»ЭХ4) 0 (Х»Х2»г» ХЗХ4) т = Х„ХХзХ

Кодовая комбинация с выходов преобразователей 2 обрабатывается в преобразователях 3, сумматорах 4-8, на выходах 9, — 9,, устройства формируется код .

-O, C,=-=l, C,-=-l, C,=-=l, С -1, С =O, Сг 0 ° Сь 0» Сз О» С1оО» С«0 °

Таким образом, устройство осущест.вляет преобразование входного кода

«s =О, С4г4 =О, С4» =09

423 0ý С 424-0, С425 О, 434-09 С 4 4-О» С4 ф=09

44з=09 С 444 0» С44 =09

453 О, С 454 0» С4У=О. большой разрядности с высокой скоростью за счет р-спараллеливания ïpoцесса преобразования, Формула изобретения

1,Устройство для преобразования двоичного равновесного кода в двоичный позиционный код, содержащее первый и второй полусумматоры, выходы суммы которых являются соответственно Первым и вторым выходами устройства, первую группу из семи и вторую группу из шести одноразрядных сумматоров, выход переноса каждого предыдущего одноразрядного сумматора второй группы, кроме шестого суммато!

5 ра, соединен с первым входом каждого последующего одноразрядного сумматора этой группы, выход суммы первого од— норазрядного сумматора первой группы соединен с первьгм входом второ го поразовяния кода, соединень. с одноименными входами шифратора, выходы которого, первьпт вьход первого узла преобразования кода и последний выход пятого узла преобразования кода второй группы являются выходами преобразователя кода первой ступени, 3.Устройство io п.2, о т л и ч а ю щ е е с я тем, что узел ïðåo5разования кода содержит первую и вторую группы блоков преобразования кода, блок преобразования кода, коммутатор и сумматор по модулю два, первые — третьи выходы первого — четвертого блоков преобразования кода первой группы соединены с соответствующими первым — четвертым входами соответствующих первого — третьего блоков преобразования кода второй группы, первые выхоцы которых соответственно являются первым выходом узла преобразования кода, соединены с первыми входами полу-сумматора и блока преобразования кода, вторые выходы соединены соответственно с вторыми входами полусумматора, блока преобразования кода и первым входом сумматора по модулю два, третьи выходы соответственно соединены с третьим входом блока преобразования кода, вторым

5 1557б лусумматора, выход переноса которого соединен с первым входом первого одно— разрядного сумматора второй группы, выходы суммы второго — шестого одноразрядных сумматоров первой группы

5 соединены с вторыми входами соответственно первого — пятого одноразрядных сумматоров второй группы, выходы суммы пятого и шестого одноразрядных сумматоров второй группы являются соответственно третьим и четвертым выходами устройства, о т л и ч а.ю— щ е е с я тем, что, с целью расширения области применения за счет 15 увеличения разрядности устройства, в него введены сумматор по модулю два, преобразователи кода первой ступени, преобразователи кода второй ступени, в:оцы преобразователей ко- 2О да первой ступени являются входами устройства, первые — девятые выходы первого — четвертого преобразователей кода соединены с соответствующими первыми — четвертыми вхсдами одно- 25 именных первого — девятого преобразователей кода второй ступени, первые выходы первого — седьмого преобразователей кода второй ступени соединены с первыми входами одноименных одноразрядных сумматоров первой группы, первые выходы восьмого и девятого преобразователей кода второй ступени соединены соответственно с первым и вторым входами сумматора по

35 модулю два, вторые выходы второговосьмого преобразователей кода второй ступени соединены с вторыми входами соответствующих первого — седьмого одноразрядных сумматоров первой 4О группы, второй выход девятого преобразователя кода второй ступени соединен с третьим входом седьмого одноразрядного сумматора первой группы, выходы переноса и суммы которого 45 соединены соответственно с третьим входом -сумматора по модулю два и вторым входом шестого одноразрядного сумматора, выход переноса которого соединен с четвертым входом сумматора по модулю два, третьи выходы третьего. — восьмого преобразователей кода второй ступени соединены с третьими входами соответствующих первого— шестсгго одноразрядных сумматоров пер» вой группы, выходы переноса которых соединены с третьими входами собтветствующих первого — шестого одноразрядных сумматоров второй группы, второй

84

6 выход первого блока преобразования кода и третий выход второго преобра=-ователя кода второй ступени соединетты соответственно с первым и вторым входами первоro полусумматоря, выход переноса которого соединен с вторым входом второго поттусуммягора, третие выходы первого, девятого преобразователя кода второй ступени, выходы суммы пергого — четвертого одноразрядных сумматоров второй группы II выход сумматора rro модулю два являются соответственно пятым — одтшнадцатым выходами устройства.

2,Устт йство по п,1, о т л и— ч " к щ е е с я тем, что преобразователь кода первой ступени содержит первую и вторую ггуттттьт узлов лреобразованття кода и шифратор первые пятые выходы первогo — шестпадпятого узлов преобразования кода первой группы соединены с соответствующими первым — шестнадцатым входами состветствующи- первого — пятого узлов

IIPeo6P23oBЯниЯ KoiIB BтоРой IPyIIIIbl> выходы которых. кроме первого выхода первого узла преобразования кода и последнего выхода пятого узла ттреоб1557684 входом сумматора по модулю два и являются пятым выходом узла преобразования кода, выход переноса полусумматора соединен с четвертым входом

5 блока преобразования кода, входы блоков преобразования кода первой группы являются входами узла преобразования кода, выход суммы полусумматора, первый выход блока преобразовани» кода и ьыход сумматора по модулю два являются соответственно вто- рым — четвертым выходами узла преоб" разования коца, второй выход блока преобразования .кода соединен с !5 третьим входом сумматора по модулю два.

4,Устройство по п,2, о т л и— ч а ю щ е е с я тем, что шйфратор содержит полусумматоры, одноpазрядные сумматоры, блоки преобразования кода и сумматор по модулю два, выход переноса первого полусумматора и выход суммы первого одноразрядного сумматора соединены соответственно с 25 первым и вторым входами второго полусумматора, выхоц переноса которого соединен с первым входом второго одноразрядного сумматора, выход переноса первого одноразрядного сумматора ЗО и первые выходы первого, второго и третьего блоков преобразования кода соединены соответственно с вторым и третьим входами второго одноразряд його сумматора и первыми входами третьего и четвертого одноразрядных сумматоров, вторые выходы соединены соответственно с вторыми входами третьего и четвертого сдноразр»дных сумматоров и с первым входом пятого одноразрядного сумматора, третьи выходы соединены, соответственно,с третьим входом четвертого одноразрядного сумматора,,вторым входом пятого одноразрядного сумматора и первым входом сумматора по модулю два, Выходы переноса и суммы третьего полусумматора соединены соответственно с вторым входом сумматора по модулю два и, третьим входом пятого одноразрядного 50 сумматора, выход переноса которого соединен с третьим входом сумматора

;по модулю два, выходы переноса второго, третьего и четвертого одноразрядных сумматоров соединены с первыми входами соответственно четвертого полусумматора, шестого и седьмого одноразрядных сумматоров, выходы суммы третьего, четвертого и пятого одноразрядных сумматоров соединены с вторыми входами соответственно чечвертого полусумматора, шестого и седьмого одноразрядных сумматоров, выход переноса четвертого полусумматора соединен с третьим входом шестого одноразрядного сумматора, выход переноса которого соединен с третьим входом седьмого одноразряцного сумматора, выход переноса которого соединен с четвертым входом сумматора по моцулю два, первые и вторые входы первого и третьего полусумматоров, первые, вторые и третьи входы первого, второго и третьего блоков преобразо" вания кода, третий вход третьего одноразрядного сумматора, пятый и шестой входы сумматора по модулю два являются входами шифратора, выходы суммы первого, второго и третьего полусумматоров, второго, шестого и седьмого одноразрядных сумматоров и сумматора по модулю два являются выходами шифратора, 5. Устроиство rro nn, l, 3 и 4, л и ч а ю щ е е с я тем, что преобразователь кода второй сч упени содержит элементы И и сумматоры по модулю два, выход первого элемента И соединен с первыми входами второго элемента И и первого сумматора по модулю два, выход третьего элемента И соецинен с вторыми входами второго элемен та И и первого сумматора по модулю два, выход второго сумматора по моду: ло два соединен с первыми входами четвертого элемента И и третьего сум-матора по модулю два, выход четвертого сумматора по.модулю два соединен с вторыми входами третьего сумматора по модулю два и четвертого элемента

И, выход которого и выход первого сумматора по модулю два соединены соответственно с первым и вторым входами пятого сумматора по модулю два, одноименные первые и вторые входы четвертого сумматора по модулю два и третьего элемента И объединены соответственно и являются соответственно первым и вторым входами преобразователя кода второй ступени, одноименные. первые и вторые входы первого элемента И и второго сумматора по модулю два объединены соответственно и являются соответственно третьим и четвертым входами преобарзователя кода второй ступени, выходы третьего и пятого сумматоров по модулю два и

)55 684 второго элемента И являются соответ- кодами преобразователя кодл нт р и ственно первым, вторым н третьим вы" ступени, 1

tg

fÔ

f$

fg

1у

"2

1557684

1557684

1557684

Составитель И,Никуйенков

Техред А. Кравчук Корректор О. Ципле

Редактор О. Спесивых

Подписное

Тираж б55

Заказ 724

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101